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[Cadence Sigrity] [求助]我的仿真结果为什么会这样呢?

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1#
发表于 2011-10-20 23:20 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 gn165625076 于 2011-10-20 23:26 编辑 7 ^+ d2 v* ^. o0 S! E$ z& q
$ R0 v# y5 c3 U: O: u8 j4 [% v0 w2 D
我准备用FPGA做IIC通讯,SDA和SCL为双向传输,当数据输出为0时,输出低电平;当输出为1时,将IO管脚转换成高阻态,这时可以利用电源将数据线电平拉高。但我用sigxp模拟传输时遇到了问题,当IO管脚转换成高阻态时,信号电平远远达不到VCC,不知道是何原因,求解。
" q2 R, s% T1 X, n% U4 v! O+ o ! \) a2 z4 @$ G+ c/ R
其中传输线延迟1ns,IO模型用的cadence默认的模型0 j; \* i. B+ G2 d! g1 G
, V1 Q8 V% {! ~5 G, z

' `, ]4 W* s2 W* I8 I/ L) k激励源低电平与高阻态切换时用enable设置不知道对不对
9 i4 [! c9 V. g0 G' i$ D9 p4 K( Z
) q: d5 a* w3 z) s9 P
" G/ |* |! M. e0 q% I高阻态时电平远远达不到3.3v,仿真结果让人困惑0 p3 w, W4 r- N9 N8 @

2 @. ]1 {: G# c2 ?' v6 n求高人指点{:soso_e183:}

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2#
 楼主| 发表于 2011-10-21 12:48 | 只看该作者
原因已找到,电容单位弄错了,而且多个0。另外问下我的激励源是否设置正确?

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3#
发表于 2011-11-20 12:04 | 只看该作者
看帖子的都发表一下看法

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4#
发表于 2012-3-30 17:13 | 只看该作者
路过,想学习仿真!

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5#
发表于 2012-4-7 14:38 | 只看该作者
继续支持没话说~ 楼主真强
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