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各位好，2 C! w% R( P6 [* V9 f1 c+ }0 S% \
最近在重跑人家的一个ddr3的仿真项目，
: O* F3 |; Z& ]: G( [4 ^6 i[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
/ F# \( Q/ z5 c) q# t" e# `1 j( x! O, Q; Z* U# _7 x$ R! S" [
结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，* |. p; D6 _7 \% y
![]()
$ v# [8 N+ y& \6 B- B8 d* m o发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？
/ q7 J7 T1 N1 K9 k" _! H: a' Q2 y# {7 l3 l+ E2 v9 d
谢谢。
/ \( }. Z# a# S5 U
* P L* z. t1 m! ^# C% N7 z: N: x小秦
2 [ B( b$ w/ t |
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发表于 2022-10-24 10:40
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