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本帖最后由 hawk1226 于 2022-8-25 12:00 编辑
2 @& Z/ q4 Y, P4 K, S# y# j# m6 j( t4 w* m! M
最近做一个项目，外购CPU核心板，自行开发接口板；$ T. n) o3 L( E) }/ [& ~$ \
接口板设计了千兆PHY，最后发现网络在千兆模式下传输失败，
: P- ?7 O% t) } C经过测量信号SI发现，TX信号在PHY端变形，上升沿变缓，
9 l) L7 K( r" n而在厂家提供的开发板上，信号没有变形；" {; |$ h: U; W3 s7 `/ V1 d) z" ]
厂家开发板RGMII设计走线 4mil，我司设计接口板RGMII设计走线 6mil（50Ω）。1 a; X/ }" _+ T& V8 \
我猜测核心板走线设计应该是 4mil （50Ω）。
; g K* _1 v1 f* [; F0 ~: R# E
' o& [' d7 ~! N/ G# P- O6 ], L各位同仁，关于这类设计中，应该怎么来设计PCB叠层。( E& o% {# r. E: q. g0 q
有没有好的意见建议。
7 A' N8 ~8 F7 e4 m3 W$ B' k
* L% M' P# M& A" ~谢谢！
0 l q6 m+ }& \! {5 v! [5 S+ g
& z; u" v3 q# g2 ^0 w
9 t5 B4 p+ s6 Z! i4 r- i
8 p i# y7 P6 w0 r归纳一下：
: `0 ?- S- j- ?9 R) ? G ~' i两个PCB对接，阻抗设计是否应该成相同的线宽.
7 [5 m* H M1 s9 W4 g0 |比如，核心板8层，4mil=50Ω；接口板 4层，
8 m9 c6 W- A6 Q9 ~+ p! F+ Y$ i方案一、接口板根据4层设计，空间较大，可设计成 8 mil = 50Ω；这样衰减小。, {1 O" [2 n! o. i7 T4 \
方案二、接口板4层，但根据对接核心板的线宽，设计成 4mil=50Ω；7 Z8 f0 g4 W1 G8 x
这两个方案哪个更可行，根据我这个项目测试结果来看，方案二信号质量更好。
; o! F& C+ |& M# U' L4 M: \% c& z4 A. h2 l+ C- @/ Q
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发表于 2022-8-24 20:43
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