siwave v4.0 仿真中断求助

maxswellyqp · 发表于 2015-2-12 11:43

本人初学 siwave，正在使用 siwave v4.0, 正在做 package PI 仿真，一直报出
solver failure, 提示说 BW L matrix is singular, 请各位大侠指教，折腾一个星期，没有任何结果。
多谢了。

菩提老树 · 发表于 2015-2-12 12:35

如果方便，可以把工程文件放出来，有可能是你现在的版本低。

maxswellyqp · 发表于 2015-2-12 13:19

本帖最后由 maxswellyqp 于 2015-2-12 13:26 编辑

菩提老树发表于 2015-2-12 12:35
5 u2 v& Z5 ?. _) \( Y如果方便，可以把工程文件放出来，有可能是你现在的版本低。

你好，由于工程文件在服务器上，不能直接发到网上，我能发的只能是 mcm文件，你有兴趣帮我看看？如果可以的话，那我就把这个mcm文件发上来，
我用最简单的单端信号 s参数仿真，也报了同样的错误。

补充一下：我指的服务器就是一个无法连接网络的电脑，并且文件只能进不能出，望了解。

maxswellyqp · 发表于 2015-2-12 13:25

菩提老树发表于 2015-2-12 12:35
0 t8 O) {7 \7 w. K0 t I如果方便，可以把工程文件放出来，有可能是你现在的版本低。

我用 siwave 5.0 版本仿真，总是跑到 30%就停了，没有任何提示，怀疑是没有破解好，

并且有时候 v4.0 可以仿真的 case,用 v5就不能仿真，也是跑到 30%就停了(从任务管理器看到的).
想问下哪里可以下载到 v5.0，想仿真下封装性能，折腾了半个多月，没有进展，没有办法，
希望告知相关信息，非常感谢。

cousins · 发表于 2015-2-12 13:41

重新设置下叠层，你应该是通过ansoftlinks导入的，填充介质出现了非法设置。

maxswellyqp · 发表于 2015-2-12 13:44

cousins 发表于 2015-2-12 13:41
p; K8 `$ b+ k重新设置下叠层，你应该是通过ansoftlinks导入的，填充介质出现了非法设置。

你好，对的，我是通过 ansoftlink导入的，不过我已经设置过叠层，substrate 是4层，介质层是 FR4，
你说的填充截至出现非法设置是什么意思，请指点一二。非常感谢。

cousins · 发表于 2015-2-12 14:11

metal层会有fill dielectric 要与有效介电常数匹配。
你自己设置过了就应该没问题。
L matrix问题我遇到过几次，通常都是这个地方的设置出现问题。

maxswellyqp · 发表于 2015-2-12 14:58

本帖最后由 maxswellyqp 于 2015-2-12 15:25 编辑

cousins 发表于 2015-2-12 14:11$ t) b, i% O: f- h, r0 y
metal层会有fill dielectric 要与有效介电常数匹配。' Y: |1 I, b' K( h1 x6 A2 t1 N& j
你自己设置过了就应该没问题。
% u6 `* x" {' S, W; [L matrix问题我遇到 ...

cousins,你好，因为我刚使用 siwave 4.0，所以不太明白你说的 “metal层会有fill dielectric 要与有效介电常数匹配” 。metal 层会有 fill dielectric 是什么意思？还请你多多解释。非常感谢！

maxswellyqp · 发表于 2015-2-12 15:11

本帖最后由 maxswellyqp 于 2015-2-12 15:26 编辑

cousins 发表于 2015-2-12 14:11; F0 ?8 x/ `0 E2 M
metal层会有fill dielectric 要与有效介电常数匹配。
_2 J) x/ O/ ]0 }你自己设置过了就应该没问题。( |# o# r$ E) W8 A1 i/ B
L matrix问题我遇到 ...

我现在 BGA substrate layer stack 设置如下：请帮忙看看。
名称    类型             材料       厚度
TOP    metal          aluminum    1.45um
TOP_1 wirebond    gold          0
TOP_2 wirebond    gold          0
TOP_3 wirebond    gold          0
unnamed1 dielectric FR4_expoxy  100um
L1       metal       copper    36um
L1_2    wirebond    gold       0
L1_1    wirebond    gold       0
L1_3    wirebond    gold       0
unnamed2 dielectric FR4_expoxy 40um
L2             metal       copper    18um
unnamed3 dielectric FR4_expoxy 60um
L3             metal       copper    18um
unnamed4 dielectric FR4_expoxy 40um
BASE          metal       copper    18um
unnamed5 dielectric FR4_expoxy 100um
sold-bot          metal       copper    36um

你说的介电常数，没有特别设置，siwave 应该根据材料自动赋值么？
layout stack 没有看到要设置介电常数的啊？

还请你指点一二，非常感谢。

maxswellyqp · 发表于 2015-2-12 15:20

cousins 发表于 2015-2-12 14:11
, q* \+ W- U" R' Tmetal层会有fill dielectric 要与有效介电常数匹配。. f( ]; M1 ?; s# n/ P8 h
你自己设置过了就应该没问题。0 X% h9 B4 F' ~+ G, e
L matrix问题我遇到 ...

cousins，你好，“ metal层会有fill dielectric 要与有效介电常数匹配 ” ，
可以解释的清楚一些吗，" metal 层要有 fill dielectric "是指什么意思，在 layer stack 中看到 metal 层只有材料和厚度设定啊，
你说的 fill dielectric怎么设置的？ “要与有效介电常数匹配” 这个又是怎么实现呢？
如果你有相关文档说明，可否发到我的邮箱 maxswellyqp@126.com, 不甚感激。
我折腾这仿真好久了，没有找到解法。

cousins · 发表于 2015-2-12 17:31

抱歉下午有点忙
简单来讲 fill dielectric一列的设置你要选择对应的介质。
通常allegro或者其他工具通过ansoftlink导入后会默认为CDXXX什么材质，你改一下就可以了。
要是实在不行就重新导入，选择你关心的网络和必要的参考层就好，不要加入太多网络

菩提老树 · 发表于 2015-2-12 17:42

maxswellyqp 发表于 2015-2-12 13:19
% Q( s4 N, ^$ D' M+ k你好，由于工程文件在服务器上，不能直接发到网上，我能发的只能是 mcm文件，你有兴趣帮我看看？如果可以 ...

很多时候看不到工程文件，我们就只能猜你的问题。

maxswellyqp · 发表于 2015-2-12 20:30

cousins 发表于 2015-2-12 17:31$ F7 i/ V4 L* Q$ V' [" i
抱歉下午有点忙% E+ ^- p5 m! S; b* b- x
简单来讲 fill dielectric一列的设置你要选择对应的介质。
/ R) r* k( I* T8 |; `通常allegro或者其他工具通过a ...

cousins,你好，我的导入过程是这样的，先用allegro package designer 打开 mcm文件，
然后直接在 allegro 界面打开 ansoftlink.界面如下：

然后在 ansoftlink 导出到 siwave,如附件图所示。中间没有看到你说的 fill dielectric 设置啊。

cousins · 发表于 2015-2-12 21:33

在siwave layer setup里面

maxswellyqp · 发表于 2015-2-13 11:29

cousins 发表于 2015-2-12 21:336 b3 S) F9 U' e/ T5 R* Y
在siwave layer setup里面

cousins,你好，感谢你的引导，终于搞定了，

。
不过不是因为 siwave layer stack中没有做 fill 操作，而是在 allegro 界面处没有修改 layer stack,
在 ansoftlink 界面也没有修改 layer stack, 而仅仅是在  siwave 界面一次性修改 layer stack.
现在我用  siwave v4.0 & v5.0 都可以跑通仿真，不过就是由于导入后竟然所有的信号线在 via处都有 plane属性，
导致  optional 信号列表中没有任何信号，每次仿真都会包含所有信号线，我试过删除 via 处多余  plane就会在  option 列表中
看到信号了，不过这样手动删除所有 via处的 plane很费时间，想向你请教下是否有快捷处理掉  via处多余 plane方式？
非常感谢！

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