TA的每日心情 | 擦汗
2020-1-14 15:59 |
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问一个CYCLONE III时钟输出驱动DA芯片的问题
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: t& a+ U. Z* b# ]6 M. k& l" o' K4 v8 h
0 q7 J% i5 ^2 p8 M! _想用CYCLONE III产生一个100Mhz的时钟信号给一款12BIT的DA芯片
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使用CYCLONE III内部的PLL CLK时钟专用管脚输出是否可以输出比较稳定频率的时钟？$ Z5 U# Y1 D' V0 F
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! C- I+ b) N' N$ I/ w由于驱动DA芯片的接口包括时钟管脚、12位数据管脚于几个控制管脚8 K# S8 ?* F7 u. M* x
" A" {: k8 O5 x: k; I1 R) L* j
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这个方面之前没接触过，那位有经验的朋友可以说说大致如何做比较好？# b6 n3 F8 F( o( R& k! h
3 |' w( O: e% g7 ~, N; l. }) ?; ?! W8 ]8 {
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在使用PLL CLK专用时钟输出管脚是不是使用P级，有哪些注意事项么？: v, U# Y9 \3 z; i A" ^
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发表于 2011-11-9 09:51
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