小间距QFN封装PCB设计串扰抑制

一、引言

随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps及以上的高速应用更应该注意避免此类问题，为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析，为此类设计提供参考。

那么，什么是小间距QFN封装PCB设计串扰抑制呢？

二、问题分析# A' f- s. i+ Z- I" \  t$ c4 l
在PCB设计中，QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出。对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度。图1是一个0.5 pitch QFN封装的尺寸标注图。
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图1、0.5 pitch QFN封装尺寸标注图
) H6 o" Q; }9 x$ p8 e图2是一个使用0.5mm  pitch QFN封装的典型的1.6mm 板厚的6层板PCB设计：1 B- M5 r4 i5 |6 H1 k

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图2、QFN封装PCB设计TOP层走线: J. k- r6 p9 `4 N; a
差分线走线线宽/线距为：8/10,  走线距离参考层7mil，板材为FR4.

; ^. c( w$ Q* K' K* z4 x图3、PCB差分走线间距与叠层6 T0 E- u0 x' y" ^
从上述设计我们可以看出，在扇出区域差分对间间距和差分对内的线间距相当，会使差分 对间的串扰增大。7 H0 O9 h. H  ?( }% k, ^& g% V
图4是上述设计的差分模式的近端串扰和远端串扰的仿真结果，图中D1~D6是差分端口。
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1 h% O) z$ Q& p. @9 @图4、差分模式端口定义及串扰仿真结果
3 H# ]) s5 n  B. q- v5 q1 O, w4 w从仿真结果可以看出，即使在并行走线较短的情况下，差分端口D1对D2的近端串扰在5GHz超过了-40dB，在10GHz达到了-32dB，远端串扰在15GHz达到了-40dB。对于10Gbps及以上的应用而言，需要对此处的串扰进行优化，将串扰控制到-40dB以下。

三、优化方案分析
0 G: \0 x" a7 y6 f' a4 ^; q对于PCB设计来说，比较直接的优化方法是采用紧耦合的差分走线，增加差分对间的走线间距，并减小差分对之间的并行走线距离。! L) S' G+ a& a4 z! T& }
图5是针对上述设计使用紧耦合差分线进行串扰优化的一个实例：! F, G; d, k) p' e) x

2 p/ R% S) F1 X+ T! s8 O图5、紧耦合差分布线图
* r4 Q4 s2 R- I图6是上述设计的差分模式的近端串扰和远端串扰的仿真结果：; X0 w1 ~0 A+ |  V% f

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图6、紧耦合差分端口定义及串扰仿真结果) O1 V. ~% y9 z9 b6 u
从优化后的仿真结果可以看出，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小4.8~6.95dB。远端串扰在5G~20G的频率范围内减小约1.7~5.9dB。