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一、概述- Q5 d- K- ~" m
) F+ F0 ]7 z3 P. s' O8 z本设计的设计流程如图所示
7 p9 k7 v! W1 `( I* d8 w) n" W" T8 o2 s
1 主核创建messageQ(master)
) k+ t ~7 e: J4 H& C; L5 i7 f5 R* B4 y# f1 S) ^
2 发送起始标志信号至FPGA(nwrite)
* o% \1 J' S; o% e$ p7 V# ]2 I$ l$ ]2 g
3 FPGA收到信号之后，通过SWRITE的方式向DSP写数据
- c- K( Q p5 I# n7 A: o6 }: p$ T! h4 I5 F' @
4 FPGA写完数据之后，发送doorbell，触发DSP doorbell中断
3 Z4 s( K2 l8 A# a5 s0 Z* i# _: `# V4 {1 L: h7 \& @
5 在doorbell中断中释放信号量 开始进行数据处理
, C9 k, b6 A% N7 [& Y. C' k% a; u, [$ m' d
6 DSP打开从核创建的messageQ(slave) 并将各自需要的数据通过messageQ发送给各个从核
' U7 U( d1 U* \& V2 G
/ i8 r& i; {+ z6 K' R6 \* k( g- r7 从核接收主核发送来的messageQ(slave) 进行数据处理
" K) `1 T' K5 J2 G/ e8 a0 S$ M5 e7 }$ [7 k! e9 ~
8 处理完毕之后 发送messageQ(master)至主核0 {* u+ D. N" G
1 T5 R+ ^, ?0 j( b; O9 主核接收到从核发送的messageQ(slave)之后，通过SWRITE的方式发送数据至FPGA ! o0 U7 h5 O( i3 s; h: ^" z" z9 J
- }- o' A8 y3 X$ K$ c' @' b
, J* J7 J6 H4 U4 c1 ^2 E
" G$ @! J! n' {+ I0 V! q' W5 s+ I' ?+ s9 l- E. P; f, m5 _
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发表于 2019-10-15 13:59
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