TA的每日心情 | 慵懒
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本帖最后由 fordies1 于 2020-8-26 09:57 编辑 * H1 a' [7 L. C) k: v' [- q/ k
0 y2 K$ @# d/ f
PoP(Package on Package)堆叠装配技术的出现更加模糊了一级封装与二级装配之间的界线，在大大提高逻辑运算功能和存储空间的同时，也为终端用户提供了自由选择器件组合的可能，生产成本也得以更有效的控制。对于3G手机PoP无疑是一个值得考虑的优选方案。勿庸置否，随着小型化高密度封装的出现，对高速与高精度装配的要求变得更加关键。相关的组装设备和工艺也更具先进性与高灵活性。元器件堆叠装配（Package on Package）技术必须经受这一新的挑战。
# K: w- S4 w7 K9 c封装结构 `% L9 Y( Z) w
元器件内芯片的堆叠大部分是采用金线键合的方式( Wire Bonding), 堆叠层数可以从2 层到8 层。STMICRO 声称迄今厚度达40 微米的芯片可以从两个堆叠到八个(SRAM, flash, DRAM)，40 微米的芯片堆叠8 个总厚度为1.6mm，堆叠两个厚度为0.8mm。
4 v2 U7 i7 h) x$ ^% r器件内置器件(PiP, Package in Package), 封装内芯片通过金线键合堆叠到基板上,同样的堆叠通过金线再将两个堆叠之间的基板键合,然后整个封装成一个元件便是PiP(器件内置器件)。PiP 封装的外形高度较低，可以采用标准的SMT 电路板装配工艺，单个器件的装配成本较低。 但由于在封装之前单个芯片不可以单独测试，所以总成本会高(封装良率问题)，而且事先需要确定存储器结构，器件只能由设计服务公司决定，没有终端使用者选择的自由。
" `! _) v* G4 Q5 H# C+ l7 F; ~元件堆叠装配(PoP, Package on Package), 在底部元器件上面再放置元器件，逻辑+存储通常为2到4 层，存储型PoP 可达8 层。 外形高度会稍微高些，但是装配前各个器件可以单独测试，保障了更高的良品率，总的堆叠装配成本可降至最低。 器件的组合可以由终端使用者自由选择， 对于3G 移动电话，数码相机等这是优选装配方案。
$ m- `& }, a3 T+ p* @& F$ g各种堆叠封装工艺成本比较/ V" P: Z+ }9 w6 N+ j2 u4 @
电路板装配层次的 PoP/ m: r9 e+ ~% }( |' C9 s* _
Amkor PoP 典型结构, _8 R7 Z& f+ {; x! ?
底部PSvfBGA(Package Stackable very thin fine pitch BGA)0 P( X7 v6 N+ D) O- a
顶部Stacked CSP(FBGA, fine pitch BGA). k7 Y. b. w" v
底部PSvfBGA 结构6 c b: G- O) Z2 }8 w
外形尺寸10-15mm: w( G/ H* x3 {# p
中间焊盘间距0.65mm，底部
7 d$ @0 L5 J3 M! P% k 焊球间距0.5mm(0.4mm)
5 P; {9 g4 `. K+ Y基板FR-52 h& m$ L3 y( K% a
焊球材料 63Sn37Pb/Pb-free
% V) o' ~5 u' J4 S# I顶部SCSP 结构
8 E l' S7 I+ C& }' g+ \# ]7 a 外形尺寸4-21mm; u; T' [, a+ ~3 g1 M* ?
底部球间距0.4-0.8mm
) h; z4 n7 }) }2 \3 `: }基板Polyimide
6 D. W0 ?/ r( q5 B4 Y1 G 焊球材料 63Sn37Pb/Pb-free
$ T7 E4 q4 ^$ Q3 Y: J0 D 球径0.25-0.46mm
' ?; G# T9 m( h5 ^$ I* y9 ?# t底部元件和顶部元件组装后的空间关系* s' w% h1 g% ?) `8 I* k% O
PoP 装配的重点是需要控制元器件之间的空间关系，如果它们之间没有适当的间隙的话，那么会有应力的存在，而这对于可靠性和装配良率来讲是致命的影响。概括起来其空间关系有以下这些需要我们关注：
1 S% v4 Q5 ?' } r* @) _ 底部器件的模塑高度(0.27-0.35mm)
, s& a' m/ c- C 顶部器件回流前焊球的高度与间距e1
5 C' j7 ~0 m) r1 n' y- O回流前，顶部器件底面和底部元件顶面的间隙f1
9 V; O: }6 Q- t$ d) V! m. a顶部器件回流后焊球的高度与间距e2
) R% w# F& ]0 U( y+ E/ @) @. K) {回流后，顶部器件底面和底部元件顶面的间隙f2
4 w. s3 A" X' R! w _而影响其空间关系的因素除了基板和元器件设计方面，还有基板制造工艺，元件封装工艺以及SMT 装配工艺，以下都 需要加以关注的方面:# \* Z! B) K/ o4 m8 O* H8 p
焊盘的设计
) J7 b2 q/ Q7 n9 h阻焊膜窗口# g0 E }+ f7 a
焊球尺寸( b% p6 H4 `1 c1 Y" Q9 [
焊球高度差异
/ n$ m5 A' Z; n 蘸取的助焊剂或锡膏的量
0 B9 M2 t- u' E$ O 贴装的精度/ C" p0 p8 K) j
回流环境和温度/ s) E- e' j8 V( f' B
元器件和基板的翘曲变形) m+ ]8 Q' r, F7 m& l( b( `
底部器件模塑厚度
: \% r, k) _# L1 M& V* S5 J" t' L. \+ t; O" a t
SMT工艺流程
* k4 e# U1 I; n% S典型的SMT 工艺流程:& H' v1 F1 Q, `! S
1. 非PoP 面元件组装(印刷、贴片、回流和检查)4 ?4 ~6 `: X. }, `; [4 v
2. PoP 面锡膏印刷
+ R a. @! M- Y/ I; s2 \* r) v3. 底部元件和其它器件贴装
! F+ {* O; @8 I$ N8 C, e( ~2 Z4. 顶部元件蘸取助焊剂或锡膏1 E+ g* t$ o M8 r1 R @
5. 顶部元件贴装+ c6 T1 J* W1 r9 O5 f! L% Y
6. 回流焊接及检测& l5 L c$ Q( m9 s# n
顶层CSP 元件这时需要特殊工艺来装配了，由于锡膏印刷已经不可能，除非使用特殊印刷钢网(多余设备和成本,工艺复杂), 将顶层元件浸蘸助焊剂或锡膏后以低压力放置在底部CSP 上。
3 [: U2 v0 f# k
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发表于 2020-8-26 09:55
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