用verilog如何动态指定寄存器的位置？

Uqzalq · 发表于 2020-5-20 13:21

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x

reg [63:0]A;

reg [1023:0]SaveA_1;

reg [3:0] counter=0;

SaveA_1[(counter+1)*64-1:counter*64]<=A[63:0];

想用counter变量来指定寄存器的位置，结果显示错误如下：

[Synth 8-1002] counter is not a constant ["D:/vivadoworkspace/project_2/project_2.srcs/sources_1/new/matri16.v":88]

该怎么办？

regngfpcb · 发表于 2020-5-20 14:37

这是啥呀？

Uqzalq · 发表于 2020-5-20 14:43

regngfpcb 发表于 2020-5-20 14:37: f+ [+ Q$ @3 [/ V+ {2 L6 W: y A
这是啥呀？

我觉得描述的很清楚啊

NNNei256 · 发表于 2020-5-20 15:52

不太懂，顶一个

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