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最近接触DSP（TI的CC6678）和FPG（赛灵思的K7,V7）。涉及到几种并行serdes，比如PCI-E,SRIO,HyperLink，JESD204B- d1 K/ W, n; H9 _" A( M
然后，我看到之前他们做的板子，全部都做了RX,TX组内的5-20mil级别等长。
/ x: `& N5 S) X2 Y+ |3 I4 r- X然后我就不太确定了，虽然说做了板内可能没问题，但过背板，鬼知道信号走多元，这绕的线，损耗，串扰太吓人了。# b2 D; i- K; ]$ c) o8 A4 A
目前就有一个板子PCI-E3.0数据跑不起来，还有个204B设计12.5G，只能到6G，绕线绕到姥姥家去了都。% ?$ j2 t$ @1 g8 f6 n
2 K" G( ~5 E' G, U' a我很早之前用PCI-E查过资料，intel有说这个R,T只需要差分做好就可以， RX,TX的class内无需等长，因为内部有对齐机制。
/ h$ \: `5 K8 ^* g* Z然后我看了TI的user guide，说让这几种全都要等长....................但是就基于PCI-E的说法差异，我不得不对TI的另外几种等长持怀疑态度。4 ?0 [% i+ e# `5 ~1 @ f. x
但是其他几种，我死活没查到准确的时序方面的说法，到底用不用等长。只是说了，在PCS层，lane都有align功能，但只是提了一下。
6 f) |8 Z% }8 R2 M: C+ V( g所以请教下，有做过的大神，有没有这方面的资料，明确解释下lane的对齐，到底要不要等长。
( ~. {) T; b# I6 X我这人有强迫症，我关注的问题点，不找到答案心里很不舒服，哈哈。
: Y# W3 W2 v( M& V- M1 O希望懂得大神不吝赐教，多谢。9 X0 x" K. _3 d; o
+ T* V- N# n9 {' ]/ z3 [( N }2 V我搜出来好多资料，还正在查找，但众人拾柴火焰高，大家一起比我一个人效率高。5 ]0 Q: ^ M2 l9 U; E
呼叫下搜索达人狗大神，给我点过期狗粮
2 c' S" @- e. j6 V9 A9 s0 w |
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发表于 2019-4-13 11:05
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楼主
发表于 2019-4-17 17:35
