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本帖最后由 alexwang 于 2019-1-11 14:07 编辑
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I2C七宗罪之第三罪 EDA365原创 作者：John
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我们都知道I2C是open drain的，不是普通的push-pull，我们也知道open drain的接口信号需要加上拉电阻，那么为什么要用open drain呢？上拉电阻的阻值是否需要计算考量呢？ 我们先来说说为什么。 3 q1 y9 n! S1 f) a5 A$ h% g; J
请看下图，I2C总线的拓扑往往是由于多个设备直接线与连接在一起的，最常用的就是一个master（一般是一个CPU）和多个slave设备(比如EEPROM, Thermal Sensor等等)。这样子的连接比较简单，容易理解，可是你知道吗？这也会有坑。 # w: _! ^2 |4 W# w0 h. [
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我们先来谈谈为什么不能用普通的push-pull，而是一定要用open drain，一张图告诉你二者的区别，所谓的push-pull就是由一个PMOS和一个NMOS组成的。 , e7 |, B/ \$ p! l' H' M3 B
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如上面的图左，此PMOS和NMOS交替打开和关闭，分别输出方波的高低电平，但是图右的open drain buffer则只有下面的NMOS：
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1.当输出高电平时NMOS关闭，输出处于floating的状态； 如此我们看出，open drain的输出高一定要借助外力，这就是为什么我们检查I2C的设计时，一定要确保外部有上拉电阻才行。那么为什么呢？ 如果我们用push-pull会产生什么样的情况？ 4 t S+ [3 c2 i ? w) B
上面第一张图已经解释了，I2C是有很多设备线与连接而成，如果采用push-pull的output buffer的话，难免会出现下面的情况，一个设备输出高，另外设备输出低，也就是左边设备的PMOS打开而右边设备的NMOS打开，这样就在VCC和GND之间形成短路，此时大的电流会把设备烧毁，后果是灾难性的。这种现象还有专门的英文名字叫bus contention。
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为什么取了个这么奇怪的名字呢？ & a4 T% D( l: r7 t
这还得从老的那些个公用总线说起，对于I2C来说，解决bus contention的方法很简单，那就是使用open drain，因为一共就两根信号线嘛。但是，老的产品很多并行的共用总线，比如一个32bit甚至64bit的总线，那就不能用open drain了，因为那么多的上拉电阻加在板子上，那PCB工程师可吃不消啊。
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所以人们就发明了三态门，这又是怎么回事呢 ？ 我们知道64bit的数据总线是双向的，如下图所示：
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当系统在复位或者紊乱时，总线的所有设备都自动把自己的data buffer设为三态，那么什么叫三态门呢？顾名思义就是：
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1.输入、2.输出、3.三态 3 h6 c2 z+ \5 r V! G4 p" C
接着上图，绿色为输出buffer，红色为输入buffer，当两个buffer都被disable时，就是所谓的第三态输出。
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故此，我们总结出一个规律：但凡多个设备直接相连并且双向输出的总线， 要么设计成open drain，要么设计成三态门。回到上面的bus contention，这个名称其实不是来自于I2C这种低速简单的总线，而是来自于高位宽的并行总线。看下图如果左边任意两个buffer同时为输出的话，那么就产生了bus contention，后果不堪设想。
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现在我们明白了I2C为什么一定要用open drain加上拉电阻的方式，那再来说说上拉电阻的选择，曾经我在C公司的一块ASR路由器的板子上，有一颗I2C芯片在高温时，就访问不了，但是在常温和低温下就一切正常，其实现在我们根据结果来说这个问题，就没有啥意思了，因为说者有心，听着无意。 我们刚刚开始压根没有怀疑上拉电阻的事情，各种调试手段都上了，比如更换不同的芯片，用协议分析仪找出高温失败时的读写波形，另外在高温温箱的情况下，捕捉并且定位这种问题也是非常困难的，最痛苦的是这种fail的问题很少能复现。 - i, s4 P! U0 G7 D( J- l* Z
这里我们先来思考一个问题，I2C是latch，不是flip-flop，再通俗一点说就是电平触发，不是边沿触发，所以通常情况下，我们是不关心上升沿和下降沿的，可是偏偏问题就出在这里，我们的芯片会对SCL和SDA的边沿提出要求，这又是为什么呢？ # ^. d/ Z( x5 _% v$ b j, u: o
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先把这和个问题留着，看下面这张图，当SDA输出高电平时，是蓝色的箭头，有VCC通过上拉电阻和电容充电，而当SDA输出低电平时，是红色的箭头。
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我们很容易就能看出，输出高比较慢，因为有电阻和电容的阻挡，需要通过RC进行指数充电，而输出低电平就比较快，因为从电容放电到地全程无遮挡啊，所以下面我们之研究上升沿。 , j N7 D- [4 h
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这里有人会问，这里的电容是从哪里来的，问得好。我们知道复杂的大板子上面芯片之间的距离比较远，走线的杂散电容比较大，另外板子的I2C接的芯片数量比较多，每个芯片的输入pin的电容加起来，就形成了这里的一个总的电容，为了描述方便，我们就用一个电容代替。 6 Q0 ]+ J( R$ f: h& q
现在我们来回答为什么I2C会Rise time提出要求呢？ 太慢了会有什么问题呢？我们先看下面的表格，I2C其实也有fast mode的形式，据说I2C的频率也会有到5Mhz的，图表中我只看到400Kbit/s，我们在表格的最右面已经看到对上升时间的要求随着频率（或者叫速率）的提高，也越来越苛刻。 我们来用一张图来表达，当上升时间太慢会产生什么样的问题，图中SCL信号如果Tr够快的话，就是红色的信号，而Tr不达标太慢的话，那么就会是蓝色的信号。
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3 P9 W- d4 L: a' g3 c$ F& y9 f不难看出，蓝色线越过绿色的threshold的时间太短，导致接收端不能正确识别出高电平，当然接收端也就不能正确latch SDA的数据了。 s1 i9 g# w: |& \. N
好的，现在我们明白了I2C信号的上升沿是有要求，尽管只是Latch，但是对边沿仍然有要求，而且只对上升沿，下降沿因为很快，所以无需担心。下面我们来讨论什么情况下会让I2C的Tr太慢导致问题呢？请参考上面有一张RC充电的公式以及下面这张图， 我们看到t=RC, 也就是两个因素：
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1.电阻值、2.电容值
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首先来说电容值，这个是我们改变不了的，如前面所说大板子面积大，总线上的设备多，走线非常复杂，导致各种芯片的输入电容相加，再加上又长又复杂的走线带来的杂散电容，我们是无法改变的，除非重新设计板子，加双向buffer，但是打工的工程师都知道，老板不允许啊。
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我们能改变的其实就是电阻了，我们先来看下面示意图，通过适当调整电阻值，我们可以获得比较合理的上升时间，满足接收芯片的要求并有一定的margin就可以了。 - O+ y0 m( _& A7 u9 P: E
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但是电阻值的改变是需要精心计算的，不能太小也不能太大，而是要合理，我个人建议分为两步走： & w( m& d# c( G& K7 O
1.先确定最大值：取值太大的话，会导致两个后果，一是芯片接收端驱动能力不足，而是上升时间不够，下面的两个公式分别对应这两个现象，我们去其中更加小的值。 + V1 Y! J" j, w/ T6 y/ [
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2.再确定最小值：电阻取值太小的话，会导致Vol太大，芯片低电平下不来，我们举个极端的例子，就是上拉电阻为0时，不能产生低电平，下面的两个公式都是一个意思，一个精确考虑了电流，一个精确考虑电压，思路都是一样的。
9 G/ W. `9 ~# v! \, J% X( t% J8 x3 o最后揭晓一下前面我在C公司遇到的问题，经过很多实验，我们证明了I2C设备确实对信号的上升时间有要求，尽管只是电平触发的Latch。很多事情当你遇到了，历经苦难地解决了，才能记得清楚牢靠，也最能理解。希望工程师们在解决一个问题后，不要忙着开心欢喜，而是要多做总结，这样才能真正变成自己的经验。 1 G$ y/ b3 Y [0 E; F1 s$ P `
注：本文为EDA365电子论坛原创文章，未经允许，不得转载。
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发表于 2019-1-11 14:01
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