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I
; {+ z" B# G' { y& d2 Z% cI/F) y3 Z! t7 M7 |3 H5 y% Q2 d% i9 a
接口; i2 t( I3 q/ X' j' @2 R; s/ |! O
, S4 r) r/ M. g% u" s! dI/O
. f. T2 O+ S7 O3 q5 W! h# d输入/输出. 可用于打开和关闭芯片上信号的物理连接和各种电气标准。/ s- W9 d4 b3 A+ X( o8 ^6 }
/ h1 s- ?" D4 ]
I/O 库0 V3 W+ }7 u0 }8 }
IOB 模块组。8 D! r! f4 V) q7 F
1 F! ]5 L' D3 N; J" `6 @& T
I/O 模块
3 Y+ i* f1 X3 O& p$ \+ `器件的输入/输出逻辑，它包含引脚驱动器、寄存器、锁存器和三态控制功能7 j/ X3 x' l/ s7 s& }. z) G- V- [3 Z
3 V& q. v9 U6 ]2 K% P
I/O 管脚5 U' t# Z9 S& D
输入/输出管脚，用于连接设计逻辑与器件引脚。' Z" y4 _4 A+ }* G* ^- L
0 K5 |# j4 v4 ^3 SI2C
5 X% w9 w( {2 n. v& X* l/ zInter IC 总线6 K) [/ _! Z+ I- p; N; F L
! \, [/ u5 V5 |9 b4 x/ qIBA
+ ]3 |, C$ o# Q+ {# @; J" n集成总线分析器
+ k' h$ D% o7 H4 ]4 L) o$ V" D' w
8 p% B' d/ u' }! m# c6 EIBERT8 |1 S! ~/ U a- _2 v8 p+ ^
集成式误码率测试器8 k* @: j, v7 d5 c5 U1 o4 q- B; Y
" w; r( q* z2 c' h- cIBIS
+ w8 O N* l( }) g% i- @9 p" ?一种输入/输出缓冲器信息规范。器件建模标准。您可以使用 IBIS 来开发行为模型，该模型用于描述器件互连的信号行为。
0 y% y, M/ l1 J$ ^8 z& Z
% V. `% }5 K& H" ~IBISWriter
) \4 m2 t2 e+ P1 d- L输出 .ibs 文件的 Xilinx 命令行工具。此文件由设计使用的引脚列表，连接这些引脚的器件内部的信号以及连接至引脚的 IOB 的 IBIS 缓冲器模型组成。
0 G& F3 W% W" B0 y& P" h0 K1 A5 p2 _ R" Y- p
IBTTCC
- `- J. i" S. U, d不定字节传输命令计算器2 n9 t! _% Q m- q: g( V
* Q! C$ m! D7 _/ L+ j
IBUF
8 _( s. ?6 t, w& w输入缓冲一种电路，它可以保护芯片，避免其最终导致电流溢出。
; J p: G7 J) g5 i ?
% H+ g2 B( e( e7 \ICAP
* Q* _3 V+ N+ Z8 ]* ?8 o0 e# D内部配置访问端口! I9 W3 B$ f. x/ o4 g/ h
( [/ a; q- J0 |9 r' TICR' |9 m! c1 o6 t' e
中断清除寄存器
) `4 _+ a7 x8 K6 w* w8 N1 M1 b& H1 ^+ l, ^1 |2 N6 f3 I
ID
7 d) C. u5 {, d0 f标识符
1 |7 o, }& F$ U. w# N. U- g3 F- v1 I
IDE
& I1 f1 t! J/ h7 ?7 R8 M0 a集成开发环境9 ^+ u/ {" r% {3 o3 y) R* o8 ^
I) o8 T5 Z3 v0 a1 x8 X$ U: Q
IDELAY1 v0 K) _4 `8 k' h) {
输入逻辑延迟" O) v0 ]- _- v
& k) g; s- _# k$ I% y" I8 D; u# X! E- xIDR9 g( ~4 O# Q! k, c' S: \
已接收消息的标识符) t" U- j2 c r. o3 p
/ [# Z9 S. \3 @1 b( }$ g2 X
IDSEL* Y6 |) d1 h5 ]) a4 P* K/ M
初始化器件选择: b# d9 I( D8 _# a! c. v
3 v( j1 q, t( \- [3 X$ R' N* _
IER
. B' B8 r5 j) w& z中断使能寄存器; J/ f9 x3 W+ l& r% u% F
1 \! m- n( V/ x- w+ L. ?IES9 z1 y% i" h* o$ E1 e: R6 \9 X5 Z
精锐型企业仿真器8 j2 s5 b0 k b, P/ s. }
5 J6 W: D S6 I6 F; |
I/F! y4 S5 W ?( H$ j! ` x7 O! e( _
接口) G7 |! b* s3 E/ _% l" W
1 v; W9 S$ `, fIFG& { p$ K; m& z: }' r
帧间隔
# H" }8 x% J' _2 j. ^( B8 U; a* b
IIC
) Q6 ` |; p, J2 z9 _* u' x# @集成电路
5 t: G6 W, x$ u% k0 c# {5 b" x, B" q: e7 ^- }7 C7 N& M4 M* s
IID
5 B0 G( y6 q$ Q1 L中断 ID
& `7 [$ F& W$ p( g h7 x# @. l. c2 w+ b4 M3 u: C* q8 B
ILA; O, r3 B+ e& C
初始信道调整
. S1 i6 h6 x5 ~" c6 W+ @6 }) z- _" }4 a$ c7 o/ X7 y
ILA
4 ~% C8 K* a; x; j0 f集成逻辑分析器$ K( v& V& j% ~! S: O
" N1 z" \% k1 }2 N5 ~* C. v
ILMB
- f' W9 E, I8 N, r) E/ s指令端本地存储器总线% A4 K$ q s& I5 Z# @ s- r9 p
& W p6 C) J. w$ }& R3 m4 H% ~
ILS1 K! ?' k8 e% ^
初始通道同步
. E* E4 [0 O# L7 N! z: q+ w' `) q' f7 e0 ^8 _ ?
iMPACT& v, _! b1 b, b7 f2 r/ y
是 Xilinx 命令行和基于 GUI 的工具，允许您使用边界扫描模式来配置 PLD 设计。您可以使用 iMPACT 下载、读回和验证设计配置数据，并创建 PROM、SVF、STAPL 和 System ACE System ACE™ CompactFlash 解决方案编程文件。
' y; L) Q3 u9 p+ c$ E& y' \2 g( R3 T, t3 f' ^! k: ?/ b, L. }& W; a
实现. A# {+ S4 ~5 Z5 N) N8 u
是设计映射、布局和布线的过程。是设计流程的一个阶段，在该阶段将进行设计布局和布线操作。. e$ t' x1 A) I# Z6 S3 k
) x1 A7 y# `( Z; w
实现工具4 j# Q8 z6 ?# k- G
在 FPGA CLB 和 IOB 单元中实现设计（宏和逻辑函数）的工具。/ m3 U, e9 @2 d
- D8 W. {% H- b" J
包含文件4 u5 i0 `. M. U, C# z& n
由顶级文件中的 INCLUDE_EQN 语句指定的 FPGA 和 cpld 方程文件.; [1 s/ R3 t, D& e8 S9 F
, X% }, ?* J0 K) ~$ r2 v
索引
; Z; E* S6 s) A8 Z( h! F总线最左边和最右边的位，用于定义总线范围和精度。' G/ L/ g& ]- I3 Q& [ w
, f' Y4 j: w6 p! l5 O
InfiniBand: g$ }, W! C0 [8 L+ ]
采用 2.5 Gbit/每秒线路速度连接并支持 1 路、4 路和 12 路链路带宽的全新行业 I/O 规范。应用包括远程存储器件和服务器。
/ q, K! g6 A9 u. N
1 _% T3 a, M4 a9 T! e& e( c: {- _INIT 引脚
# S @+ y8 f R% Q/ Q) _1 p; P* j0 t器件引脚，指示器件在加电后何时准备接收配置数据。* v! x) W9 y" ` r1 l: V5 i; ~
6 A2 Q# [4 F' v+ F8 v9 e输入
* N8 e2 Q8 d) R9 g3 ]% Y- P: M K$ ^数据传入的符号端口。
$ C7 x) c! y4 f& J5 l9 ?
0 m6 q, m6 }/ s输入负载8 B6 I) K* @* t4 m4 g6 p& A( B
指定输入所表示的指定单位负载量
: E% B$ d- H% o4 Q/ u# L, r6 e
7 u" s3 @- E' t7 m+ h! }（输入/输出模块）. c4 T' j$ Y" S. v; T
是基本元素集合或组，用于实现 FPGA 器件的输入和输出功能。
% q6 I8 ]- y `" M# ~5 `' L! f; s+ Q, X' u3 A
输入管脚寄存器和锁存器6 Z$ p7 n/ B" f1 i U1 V! W
位于器件 I/O 管脚部分的 D 类寄存器。您可以使用输入管脚寄存器替代宏单元资源。
1 ?" ]" t+ V8 L. g8 @0 s. E- C# y; d/ G ~: M+ k2 f
安装7 g7 m* V" y, S% V" t
Xilinx 安装程序用于将 Xilinx 软件安装在硬盘或 系统实例中。.
; D, d( E) p" t4 Q' q2 _/ i) V7 U! M, q# s
实例! g0 a+ n! `: i$ a2 d- Q
设计或网表中的一个特定门电路或分层元素。“符号”一词通常用于描述原理图中的实例。实例是通过引脚和网络来互连的。引脚是一组端口，您可以通过这些端口将实例与网络连接在一起。您可以使用基元实例来描述平面化为最低级结构的设计。" g5 |" U4 s+ P
8 ?& f& }7 k4 v. T! f/ H
例化( D& L% ^) ]. T% b/ s9 A: D. d
是一种放置符号的操作，该符号表示设计或网表中的基元或宏。
* L" t$ z1 i7 I' z& W! Y/ P' k8 g) Z0 x* D
系统内编程
4 m: M3 K5 [0 |% ?* G在复杂的可编程逻辑器件焊接或插接到用户系统之后，对其进行编程（定制）的方法。2 n. v% z% Y, F' r
4 m; I3 Z, K! ?知识产权/ |$ N7 P N1 g$ E. u
可在可编程逻辑中实现的一种功能或算法，具有定义的接口（输入、输出和控制），而且基于该接口具有确定性的表现。IP 可作为源代码或加密网表进行交付。在半导体设计行业中，IP 是指预定义的功能，如处理器或总线接口,通常已从软件开发者那里获得许可。 您可以直接在芯片，如固定逻辑或可编程逻辑器件中实现IP核，可以在产品开发过程中节省芯片设计人员的设计时间。 内核的同义词。8 Z- H* W0 R9 F% b& U; {; e& }
) {( D% g6 X' `- I6 R
交互
) ]6 Z+ [+ S o* I6 j交互描述的是一种流程或工具，它需要与用户进行交互才能执行或完成其任务目标。
" L8 i! j" u7 o& q7 o& Q% o, {2 F6 n4 g3 C2 t9 I
互联
; f: D- c0 @0 |在可编程逻辑中，用于连接存储器元件的芯片可创建逻辑电路。2 Y5 k9 a& L- {4 c s2 H
) @1 V, ` @. j% K( c1 u
互连线路1 t3 f! Z# a' g0 Y
网络的任何部分。3 j5 z/ `" S" k1 S
" A" S, F2 D0 ~' w# l0 u" o接口程序$ e% C: B; e, l4 ?$ x- `
用于将设计文件转换为 Xilinx 格式文件、实现文件或仿真文件的任意 Xilinx 程序。
8 r: g6 O) D% r* \- d* `7 x) G+ X7 \8 J/ j- g0 X4 b
内部缓冲器
* u$ o" V/ ]6 ?$ |/ M+ P. O测试平台波形编辑器用于保存图形信息而使用的存储器。此区域有别于测试平台波形编辑器中的剪切板和副本图形对象。
% }0 _% t7 A& I3 I; @* k7 C, P
$ F; ^! P S4 C3 M* JI/O 端口. _8 w+ S& B, Q
I/O 端口是分配至物理封装引脚的用户 I/O。每个 I/O 信号都可定义为一个端口。
$ I! d0 Y' c3 |' e) D! N! J& ?0 Y
IOB
4 ^1 ^- A5 B# u; a3 s查看 输入/输出模块。
3 Y( A: r( k9 ]! I2 l5 f2 h! }0 m% s5 e. \3 R" s
IOC
6 v2 t4 |8 `' y/ W在完成时中断7 a& T1 l7 q2 y5 J/ h" Q
6 t- x( h' d* k1 w M) P/ u
IOP
* X" c3 f' Z+ g6 _; e7 t7 RI/O 外设' ~7 R9 e. ^# t- |2 X$ F& g
( \( o$ _, O0 v, A8 ?, x* L
IOPB' l& \6 E. X) ~3 Z! _+ E
指令端片上外设总线, c1 t% B5 i/ j, X6 _) d' R7 P6 g3 {# [
3 ?/ T6 E! n% n. P% F! T8 J9 w
IOSTANDARD
$ f* n8 Z" @' E! F" }, A一种基本映射约束和综合约束。您可以使用 IOSTANDARD 将 I/O 标准分配至 I/O 基元。带有 IOSTANDARD 的所有组件都必须遵守 Select I/O 技术组件所遵循的布局规则（库规则）。. U1 K) \' q+ {/ D8 [4 ?
. ]$ G# ?5 f( C. @" R# D- Z Z2 HIOU
, J" K; Z! y; k" \. o输入/输出单元0 g# K* ^" O( O, Q
% f3 _+ s2 D3 m" }: L+ `* k7 DIP3 e2 U- {9 t( W1 W$ ^
查看 Intellectual Property.
6 L1 N6 C, h2 d8 d0 c u0 v* { S* ] R
IPG3 ]% Z3 M8 r7 f3 l) E' `6 S
封包间隙
$ x' Y! v) s5 J( y3 I# K! m/ [$ [8 |9 D% N8 x, T- `8 j" v
IPIC6 z3 X& D7 Y; t5 f2 Y1 z$ q! M1 h
IP 互连。5 w7 X; Z9 p- q+ R* d b$ D
2 t' Q: q& _. b) t
IPIER) n1 D; Y# g- o& x' m) |( e
IP 使能寄存器
* \& ~3 a& N1 s) G2 O& a1 u$ C1 p+ R8 B7 d' K, t" ]5 o
IPIF$ K& E9 q! w' T- K% k6 k, ~: h3 L
IP 接口
, a. I8 [/ [ c
2 s% h7 } H) K2 w. sIPIR, h* @2 F" q; j' F. }9 D
IP 中断寄存器1 ?( T1 v: I: e; L4 j% z- {$ g* F
7 B k" H- ~4 m( H, z ?IPISR4 X# K& n4 L: l' U7 ?; {
IP 状态寄存器
) o9 \. M7 ]8 Y1 M
' T* C; a! p! n/ h# Z* N. EIPR6 V, G3 f) t" T7 O4 w- P
中断挂起寄存器+ l9 s4 w( f7 J" Y) I
+ C9 r+ F( \7 v' Z+ j& w0 ZIRQ9 Q8 R2 P! P. L
中断请求
5 l* K9 M9 e5 L/ h8 ^; V: o) d. [6 Q4 T; x* z1 K+ h
ISA/ @8 _, @2 D$ {: A& l5 q2 ]' q+ z
指令集架构。ISA 用于描述如何为编程人员显示处理器的各部分内容（包括指令集、寄存器、中断、异常和地址）。
" m- E7 _9 }( Z& c3 y/ U3 T* N) N; W2 O1 S
ISC; s0 i- T8 [4 D# |: ]
中断源控制器; y, d" m) A6 B, \" N9 ^7 n: y
0 E; ~) b; \4 g: D- G7 y
ISE®
* i& b m5 ]" W, i7 a: |1 U集成软件环境4 T8 Q) t2 D9 b: `% a
) J, H' v. J4 a
ISE 文本编辑器
! h7 t) n( E' J1 H* `是 Xilinx 软件，您可以使用它来创建、查看和编辑文本文件，如 ASCII、UCF、VHDL、Verilog 和 Tcl 文件。0 B6 V, Y# G" _2 `! q
) G( w5 E; ~" w) n* c! U7 rISERDES
" s9 e3 |& u; c* b* I输入并串行转换器另请参见：SERDES。
. Z. z. y- s P! c- S7 {' a* b
7 m; `9 t: i" i1 f& dISim* `- Z7 G8 w1 {. ~
ISE 仿真器软件
( Z% `, L& Y, e( Z9 R1 L: K0 l$ J( g
4 H. r1 @* `$ V, S! i8 w1 A9 wISO1 ?; D! t8 [( y/ c3 l' }
国际标准组织- ]: e. k/ q3 a5 Q& y
7 X* `* N) R$ b5 A) j$ u; S同步数据传输6 A3 t' }: K! \! C6 s* c" Y9 |
一种具有时效性的数据传输，如视频等。它依赖于有保证的时延和带宽。
& A! ]4 n+ ]6 i. _" o
) O3 l9 b' e) z( j) D3 U2 eISR
% i; K1 F6 |+ x1 V中断状态寄存器
0 \ _/ O2 t. @% E) y* U$ H) |# F0 o4 n& N+ t( c
ISS
% E. L' a# T' m7 _ B3 J指令集仿真器% c" B2 i+ }! M' {
, m8 m# @2 y; |6 t% A8 J h }8 ]迭代设计# D. D; t; u- d7 C- d9 m! x& {
使用指导文件将更改的逻辑添加到已经过时序验证的设计中。它将使用指导文件中的 FPGA 资源来实现尚未更改的逻辑，从而可确保这些路径上的时序保持一致。对于已更改的逻辑，它将使用通用的映射、布局和路由过程来实施。4 _) m* o8 ^8 J: N; [( ?5 B$ m- d, n
* I: u# ?& ]/ P' o
ITM
) f. V* i# i7 `( x" {仪器跟踪模块（CoreSight 子模块）。应用于 Zynq-7000 All Programmable SoC。
: E* z* I: V& N) a
8 f* o6 {3 U6 V$ k" y/ k8 S+ mIUS) j5 @- j* V% k4 Z2 A* p
精锐型统一仿真器3 i' f. X* x/ _) B2 z
7 `5 K+ z! x H) R4 C
, `! D% S) }8 v i* {+ j5 fJ
" t& B; j8 s1 M" j; \JEDEC% ]9 x7 i- U9 ~5 L
电子装置工程联合委员会。将器件位图信息下载到器件编程器所使用的 CPLD 文件格式。5 G5 R: I0 N4 d' M4 x$ N& g( f5 [
% R+ P- L; C2 Y. k/ @ iJESD
, ]! f+ O7 g4 S. V4 ZJEDEC 标准' |/ O- Y- m4 S+ p" T
: X& I2 l) C3 j0 S# WJTAG
+ A1 L* @3 S( x& i! T! \联合测试行动组、IEEE 1149.1 标准测试访问端口和边界扫描架构
9 b3 u7 d7 R6 Z
; j/ Y9 ^( Z7 ] E8 h) {+ [, t& m4 B) `. i6 N f" M! I
K" G0 z& F% S4 `) d* p9 J1 g
卡诺图7 b) }' M' @# A: P) O
是函数乘积的和的二进制表示方法。卡诺图是一种真值表类型，您可以通过该表获得定义了函数的简化方程。这类方程的简化称为极小化。
* a" f: j( Z- K: f
+ P: c1 p& t( F7 HKHz2 t! ]$ {3 \4 x. E5 e! ]5 w/ o4 v% f
Kilohertz. _( @! M! Z+ w! |7 J: s7 v
0 \+ l$ q$ B8 m9 z
KSPS
6 x4 A, U7 l7 k( p$ L7 @; d每秒一千个采样
2 J& M6 s& ^, V; u C3 i1 x3 h5 _/ ]/ s
' J+ u" d1 G9 V% h; t
$ Y* J# t' L* }/ w* K/ D* ^" {* i7 P. `1 r& x
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发表于 2019-8-14 09:30
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