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本帖最后由 uperrua 于 2019-8-12 17:41 编辑
7 T+ ^+ Y+ i$ K2 ~9 g& E8 g* I5 X& K, ^9 d( R; u
Xilinx.com 和 Xilinx 技术文档中的常用术语定义
) ^2 q+ l* ?4 d请浏览以下术语表，或选择下列术语之一：
; u/ @! c% g. V5 u8 x7 h% K5 p; ]$ R
3 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z
& @8 A7 C4 c2 U- G3/ `( u4 b) e/ T8 ]1 C
3G
+ r7 Y2 ^. n7 C5 ~/ i5 C; F/ [第三代
3 c5 \: M& r, f- ^1 ~* x2 A. l9 a) q! ]% }1 [3 W
3GPP
3 H% Y. w# z2 W5 B第三代合作伙伴项目+ V* z6 m, X0 _* e
3 h# q F; |( ?( q
三态缓冲器7 }, ~0 s( M7 q0 H+ |% [6 I
一种缓冲器，可以使输出信号端处于高阻抗状态中，从而避免该信号与其他输出信号发生冲突。
9 T; \- ?! w! J+ I# d, _# M
; x& ~6 o3 k5 |! E. B cA
' ?. p5 ^1 e* _2 p7 ZACK+ H$ i9 i0 T- d& K) f/ Q1 l
确认
" ~9 Z) U4 W% C7 Y0 `
3 |. \& Q o9 H6 l) h0 Y/ ]邻载波泄漏比+ {( x# R/ j" ~: A) \/ u% G3 I
% m/ g, A6 r( x. M; YACP
+ W% I9 a; n& N( I- 加速器链接接口
- 邻近信道功率
3 _1 }5 I9 l# n1 R6 F
# p4 |/ \) M6 Y! s$ d+ ?; P4 P& s' A
ADC! T8 u- d3 c0 _
模数转换器% b% z- Z. u, m6 b, T- F
( l" Y# }- v9 f+ R ~
地址0 g3 B; q$ W1 l& f
存储（如寄存器或存储器单元）位置的标识。
& V) f1 i/ y! y% v" R% R/ `
- J, E3 Z6 ~% V% h% dAER9 C. b5 C4 }( F# r" h
高级错误报告; z/ @. t% B: {/ E: i5 b7 K
& Z: j. t/ X/ J! w( B: y
AFIR7 z% t S0 b: m
接收过滤器 ID 寄存器) C- {, G1 s7 k" d9 r4 t/ D
$ g; c: r& X. [4 q3 u; ?# @. I8 B6 }AFMR
5 j: g( ~/ p, v, d2 a接收过滤器屏蔽寄存器7 c# n) ], k: Q+ G. a+ z. b: Z3 ^4 n3 M
7 o3 G/ Y3 s9 hAFR# o* m& B3 k0 P- D6 i# J4 ~
接收过滤器寄存器
. O2 @- i* z4 M, z0 |9 u1 c8 s$ D! [9 s8 a
ALM, Y& d& h$ Q4 @) } ~) g7 \& c
警报( Y1 n9 [% l- N
q/ h) U! J8 }( x
ALU- e6 u! s( ~3 t$ ?- V+ h# {+ P
请参见 算术逻辑单元.
+ k* B& ?: K: h+ G* J6 A( x W3 J% c9 \0 Q& }2 }0 @9 b: G) h
AMBA
! V7 h; ~* W e8 S- _$ x高级微控制器总线架构。面向高性能 32 位和 16 位嵌入式微控制器的片上通讯标准。
V e" L3 Q' N3 ]4 A9 V
/ z. {9 E ?- T- @- O" P. p4 xAMP
4 B5 u5 q0 V- j1 o) Y1 B# r2 @3 p非对称多重处理通常，CPU 有独立的操作系统，资源共享。应用于 Zynq-7000 All Programmable SoC。* Y& ]) b# D- u: C, k
% r5 o `6 c! h
AN
( ]4 ~/ v1 I- s自动协商机制
+ a' y; [$ b7 s! h: Z& G. d- r3 M* J: w7 |
注解
2 N0 h& M5 ]4 I$ G7 H; @* b在原理图中插入仿真值的操作。
- Y" o; ?- }. E2 o" W% t# I$ a
7 h$ H: b% i4 f3 S+ N3 E6 i U2 N: QANSI
1 }- h5 S1 y' C% B- j- t美国国家标准学会/ f+ u* I' P; J5 O9 C1 \$ B3 i
; ^2 `, r3 V0 w( D, s3 E
反熔丝
% J4 g/ d5 v( _) q6 V是一种通过短路特殊电阻来对连接进行永久编程的器件。: [- k1 U; C m4 O* B7 }
) W6 l9 y6 e0 `( Q8 q9 S, J" e
AOSR/ U; T8 D$ t% u Z7 \+ T: J& }
警报输出状态寄存器
2 R/ `$ h, C( Z. C9 p" w, L& S. d. w8 ~6 I! T" v4 i
APB. v2 i& j- s& a* R* p5 z6 ?
高级外设总线
7 B7 R& p3 n0 i6 Y4 T- j. N4 I# d0 a* |7 ^0 Q) m7 G+ U/ F
API" V$ C9 k1 H7 Y7 L
应用编程接口是由特定软件供应商开发的一组软件库，允许第三方软件程序与该供应商的程序进行连接。
0 L N6 T% y# g5 u" O& N1 Q
, n2 ^4 a( s5 B- }0 N! j XAPP
- n8 O" y" i' I+ v- |4 s应用
2 G. L5 b6 N8 j3 b% K/ H" M0 z+ ?% ^4 R' y* q, m9 e
APU
) D# A; N0 B. g; N( B- v应用处理器单元
, @& l# m7 E' p: w6 c0 H! k7 {8 N( z1 M! n6 n- x) q- u
架构
4 d V/ s/ j$ A* y$ l' m可编程集成电路系列的通用逻辑结构。您可以在不同的制造工艺下实现相同的架构。+ L" b# k# [: D1 r/ \7 P
' ^: u& C6 O) |1 B( m架构向导8 b$ T, `# y4 ~* |0 B0 B
一种图形应用程序，您可以使用它来定制数字时钟管理器 (DCM) 和串行收发器。它会为所有受支持的综合工具生成 HDL 文件。它还可以为 DCM 计算抖动，并为串行收发器实现通道连接。您可以在项目导航器 (Project Navigator) 中找到该应用程序。
8 X1 J/ b0 n0 }- o6 v! R' J1 s1 J7 W2 P7 E* u! `
ARD
3 Q ?/ P0 Y, D9 c' @$ N地址范围定义: X9 f, o" p& P. q
( U& R; r, [7 L区域约束% e1 h8 r& ?+ k* v4 a# ^6 U+ M/ v
区域约束是由用户或综合等流程创建的，它可以指导优化过程在设计实现期间的实施。
# Z$ Q9 g9 B6 j* T m. n# a0 v
! L7 W E( m. J3 o使用面积与速度的估算
]0 y. f# Q6 z* L0 _! i7 t提供有关设计的使用面积与速度之间利弊信息的过程。综合工具可以使用该信息准确地评估这些利弊。
* [ S& d5 B4 w( J% p
9 Y$ d- @, |4 z( l6 [0 ^. GARHT2 x( {& o& ~: P
自动重载/保留2 u. s7 z1 v7 ]7 R' w
7 U4 b7 W" s& [: C1 N0 y8 b
算术方程
- ^0 @% [2 s5 c: v( p" y, A用于指定 Xilinx® cpld 的特殊算术功能的方程。
: s% z# E7 f1 k: ^9 `3 ?8 u8 g2 X4 c; ?% h1 |* c$ ?
算术逻辑单元 (ALU)
3 W8 X3 y" e2 z是一种逻辑功能单元，用于执行算术计算，如加法、乘法和比较运算。ALU 是中央处理单元 (CPU) 的一个组件。
. A5 |7 E @) s- f4 y, L9 n* M3 l6 \1 c& v! E# t/ v; ]" g
ARM Processor4 R6 P/ v) u: p8 [. @
高级精简指令集计算机处理器。ARM Holdings 开发的32位精简指令集计算机(RISC) 指令集架构 (ISA) 。
" ?( K2 q0 v2 ~# C6 o$ q, J: P3 m4 w
ASIC8 u4 _8 W' M) C5 _" W5 o; X$ F
专用集成电路。 根据特定用途定制的集成电路 （vs 通用型）。例如，仅仅用于运行特定制造商手机的芯片就是一个 ASIC。完全由用户定制掩膜制造的芯片，或者部分由定制掩膜制造部分由门阵列组成的芯片。
6 {3 U4 G/ a2 s \: e2 r6 O
% i8 g/ [9 M% N F封装地
/ i+ f3 I r7 c: Q3 T$ { h' x* e# G封装材料会因供应商而有所不同。在某些情况下，Xilinx 会利用多个供应商，因此在必要时会列出每个供应商所使用的封装材料。要找到适用于您的器件的信息，请参考物理包装上的顶部标记。您还可以从材料数据申报数据表 (MDDS) 中获取该信息。2 r: R+ T" S! Z( k$ Z
$ s$ r1 w5 l2 n/ N" C7 ?
- 装配 A：数字“A”或“F”作为第一个字符出现在包装顶部标记的第四行中。
- 装配 R：数字“R”位于包装顶部标记的第三行中。（如 VQ44ART0233）。
- 装配 D：数字“D”作为第一个字符出现在包装顶部标记的第四行中。
- I8 H* X8 R& D+ d; u* I' N: J0 c. d5 s6 `
% s0 Y! B. ?1 q0 ^断言3 J2 G6 T& @1 y" D
警告信息，在仿真和预期值中出现不一致时会激活该信息。系统将支持用户定义断言和自动断言。# E5 ~1 E( p2 f9 k3 y
+ y- \/ V# J$ z7 u+ Y$ A异步调试
" _$ S ^. H5 f3 P: N是一种调试模式，在该模式下将不依赖系统时钟来采集数据。: O# G+ N1 ?$ o4 F
; X9 d7 _/ G% {3 C) s$ k$ K
异步逻辑/ B3 m) }: f6 ~' m9 J @
其变化状态不依赖于时钟变化的逻辑 是一种信号，在断言与时钟无关的信号时会立即执行其预期的函数。
3 ? }- K) \$ M
+ P# y- |* C7 i( F异步寄存器4 W/ C2 M6 w- F8 V$ [" s
是一种寄存器，其状态变化不依赖于时钟的变化。
2 u. \( D1 g, q5 I/ U$ J
+ E+ @4 a- i% _异步传输模式 (ATM)
+ u; u) { Z9 c以固定大小数据包的方式在高速电信通道上传输语音、数据和视频的方法。- g4 f( _% `: A$ \; S/ I* u: q
4 l# s4 d2 ^6 e; g( x, G- qATM
v( E" v. v" n; T7 z查看 异步传输模式" w' g& P6 H5 A5 j3 p
5 n5 t7 C" V: b7 _
属性' Z6 L1 Q3 D' Z8 K- Y
位于 FPGA 或 CPLD 原理图中的符号或网络上的说明，用于表示其位置、实现、命名、方向或其他属性。
5 K+ y% |' n( D, w* f1 s# G- S6 l- U3 _. w1 v8 ^9 h* ?, L1 d2 z9 F
AV0 m+ i, i/ I4 v
视听; F: G+ l7 ~) \+ z* T
* j" s2 S, o. j0 S0 X* BAVB
1 H6 I; V+ ~1 T2 c5 T. z8 u* F Z音视频桥
- ~/ Z f7 Q, J' D) d, l0 h9 Y6 q+ C7 o! Z
AXI/ V2 t; N4 o- T* f# B( x
高级可扩展接口协议. 针对于高性能、高时钟频率系统的总线协议设计并包含众多特性，使其理想适用于高速亚微米级互联。; r# ?7 |/ {' ] X- Q R1 F
/ |. s1 F. a( h3 V; x
B
& g: U0 \" Q6 \3 f% i. x+ X
! o- ^" _: L7 M; z# P! S逆向注解
m% F/ S( R" t% t* }2 ?( M( @将布局布线以后的时序信息反标回网表。2 K' F* [/ u' b. w! V! f
# h7 |9 r% ~, t' o$ J D
BAR; r$ X0 D* v' ^/ l+ }. V
基地址寄存器
! R8 h0 `3 T# M) l1 g$ f- ~5 O0 v, R) s; j
BBD 文件6 d1 J* L5 M4 M6 V( S/ P# U
黑盒定义文件。BBD 文件会列出外设使用的网表文件。
0 P" C- e( [$ x$ s& u$ F1 _7 @9 V8 E# L
BBRAM
$ u& |; |$ L' a, H电池供电的 RAM
& h( f2 }5 U$ j7 z/ T% `/ q
1 Q& m5 `, }6 Y) j UBBU, d9 a4 G8 P+ K+ ^) L( b) P
基带单位( G2 s3 d7 W, ?- ]2 G
# ^; |7 u) c6 C' O! v
BCH F' @8 o; ~! b; f' r8 w
广播信道% `# y) }) B* ?2 z% ]5 l
! O1 c R0 v1 @. E: ^1 Z8 C( D' A
BCR- F: w; F* W4 S) c6 H4 S
桥控制寄存器
: Q' L# E2 x! Z) F' B) s5 o U( R5 `7 q5 m Z- B
BE4 p; q1 R* h+ ?$ J
字节使能
- _ Q4 f$ n* w( m: b4 f* t8 r8 R
行为1 K" X3 S& m' v" C5 U
进程语句中指定的一系列顺序语句。# h$ n1 J' @5 v7 T4 Q9 v! h; n
. [; [5 y8 l% v2 P# C行为设计
* _5 L* Y$ [+ }( w基于文本而不依赖于技术的设计，它将高级功能性与高级信息流融合在一起。, V7 G% {& ?( x' ]* ?/ u
( X* O* G2 e( f2 ?. B
行为设计方法: X* w& d J) w8 E+ i! z
使用文本语言而不是互连符号原理图来定义电路的方法。
; ?: P0 z" m! n
5 L' m- D5 W4 {行为仿真
4 e9 }0 U7 z6 g) Y. A( ]通常会在使用硬件描述语言 (HDL) 输入的设计中执行行为仿真。 在 HDL 设计的预综合阶段会执行此类仿真。功能性仿真会检查 HDL 代码是否描述了所需的设计行为。行为仿真是一种仿真过程，将通过解释定义该设计的方程来执行仿真过程。方程不需要转换为表示这些方程的逻辑。' O& D) g& u X! ]6 q& S$ Y
) p3 j7 c0 j2 L
BEL 布局约束
4 g1 E, k) G- a2 U可以为已将布局站点分配至逻辑器件门的叶级实例分配基本元素 (BEL) 约束。在分配 BEL 约束时，会导致 LOC 和 BEL 约束“固化”并写入到为该实例导出的 UCF 文件中。这些 LOC 会作为其各自分配站点中的矩形或站点中的逻辑函数符号显示在“器件”视图中，具体要取决于缩放级别。9 Z+ r6 p7 i5 k1 j
g/ y3 I& I( F" ?2 \. rBFL
9 V" N0 V# G+ P7 G6 z6 f总线功能语言
; |" Q) y/ L, O2 ~% b; m6 |% l. U0 ^. T, w- s
BFM# t- Z- F7 g& k
总线功能模式; C; d7 o4 \2 N
% R+ Z6 A# |# h( d
BFN
( K. l( x. @* X, ?! @' m: z# \3 I ^7 X. PB 帧的数目& t) v$ E" T/ U! |5 k+ d0 r* t
- p' O# q: ^/ g5 p+ z
BIER3 s# v; S& }6 E/ l: P, u$ O
桥中断使能寄存器
1 m5 S0 b2 V* D
2 O6 {, q/ }" `: {二进制计数器
" F) F0 R5 \) {& M$ i在基数 2 中实现的计数器。
. ]; N* \ H0 t3 J( k6 r
( O3 u; }3 b/ s- C6 S- T. E) O二进制编码( H! N3 t4 N V2 n$ q
二进制或最大编码是一种状态机编码类型，它使用最少量的寄存器进行状态机编码。每个寄存器都会发挥其最大的功能性。; C( w+ x# q% Z% N! } }+ }" G3 \
! `0 D; _& M/ G+ G1 b
BIR
x2 i6 }+ U* _4 H' e& b% u0 i桥中断寄存器& C# Z& Z: F# A
! X1 P4 Q' R9 }; F) q0 G) w1 S
BIT 文件
2 @1 U2 a0 u- @3 q8 [比特流文件。
" g$ F; J+ \( V
! p/ p# P4 [7 L& }2 d8 P v" Q: wBitgen/ P) s2 B0 A/ p- Y( y9 s
是为 Xilinx 器件配置生成比特流的程序。BitGen 会将完整路由的本地电路描述 (NCD) 文件作为其输入，并生成一个配置比特流，它是一个带有 .bit 扩展名的二进制文件。6 x% x7 q) |; W/ o7 T5 ?% a- h
8 s& U4 \! x! _& {BitInit2 S( C. f( O0 D* B, `0 a5 p% n
比特流初始化工具。会在 FPGA 上初始化处理器的指令存储器，并在 FPGA block RAM 中存储指令存储器。
' s) h0 b) z" j- n
5 v$ `+ W4 D' \, r比特流! k3 g& _) g8 `4 d/ Y
比特流是一种数据流，它包含器件逻辑的位置信息，也就是可配置逻辑模块 (CLB)、输入/输出模块 (IOB)、3 态缓冲器 (TBUF)、引脚和路由元素的位置信息。比特流还包括空的占位符，它们将使用读回期间器件发送的逻辑状态来填充。仅触发器、RAM 和 CLB 输出等存储器元件才会与这些占位符相对应，因为其内容可能会从一种状态变为另一种状态。在将比特流下载到器件上时，比特流会配置器件逻辑并进行器件编程，以便您可以读回该器件的状态。比特流文件的扩展名为 .bit。8 r7 _; }: |+ y% r+ [' @7 `
! g7 H* P* i. u9 x& `
模块6 D J/ M* @7 I
- 包含一个或多个逻辑函数的组。
- 原理图或符号表。系统提供了四种类型的模块：
+ ^0 v8 V$ u0 G3 {( s
1.复合模块表示该设计是分层结构的设计。复合模块是表示基本原理图或网表的符号。
* V, \ J1 v* Q( q 2.模块化模块是不具有基本原理图的符号。模块化模块也称为基元。
/ h0 ]/ I( Z- F8 C" _7 v 3.引脚模块用于表示原理图引脚。+ I! G$ E- o' k. O
4.注释模块是没有电气连接功能的符号，它仅用于技术文档和图形中。
* K4 U9 Y3 [) Z4 g+ f; i. ]& f- S# l3 n
& l# c8 r1 F/ I/ a8 n' J" K
block RAM
' T* Q! c5 V8 z/ Y# j* A内置在器件中的随机访问存储器模块，它有别于分布式的、基于 LUT 的随机访问存储器。
4 g, f6 Z2 x; ]( K( E# p; [* ?7 S' ]. C
BMCA
0 ~: t; w6 U2 Y( M/ A最佳主时钟算法& V/ c* O- @) C" H- ]
; m9 c/ b" t; `. F$ V7 J
BMM 文件
: B9 T. Q+ p/ W- S# C& `& dBlock RAM 存储器映射 (BMM) 文件是一个文本文件，它对各个 block RAM 如何组成相邻的逻辑数据空间进行了语法描述。Data2MEM 会使用 BMM 文件将数据转换为正确的初始化格式。由于 BMM 文件是文本文件，因此您可以直接编辑它。
9 ~$ ?2 G$ [; _* ]& l K' p7 E8 o* a% l/ L K; z6 r9 }9 w3 s
自下而上的设计& v$ B: D, h' \! t' x* D/ v3 B
是 HDL 的设计方法，其中已定义的 HDL 模块会合并到一个所需的整体设计行为中。并且，首先会完成设计的最低层部分。仅在完成低层构建模块后，才能完成设计中的更高层模块。此方法通常用于原理图采集程序中。
0 t6 V" T% x& a Z! r8 y2 o% T+ ` S8 t. C6 n; g* `
边界扫描
1 K4 Q2 H! h( i' f对电子组件进行板级测试所使用的方法。主要目的是为了测试芯片的 I/O 信号和 IC 之间的互连。 边界扫描是一种方法，它通过称为测试访问端口 (TAP) 的标准接口来观察和控制所有新芯片的 I/O 信号。边界扫描架构包括四个专用的 I/O 控制引脚，IEEE 规范 1149 中对此进行了说明。
. W5 }% f: c2 I: q5 B
; H( }% g; q' D. K6 S; g8 p' m断点4 O( v8 ]1 S) u3 E6 z5 d6 s }
是一种条件，仿真器在此条件下会停止执行仿真命令。0 E4 i* P9 E' r3 _6 o) V3 L" f3 _
4 Q) Z; ?3 c0 j/ T `* s" hBRG
/ z6 j$ U/ {1 r- o波特率生成器+ }# d) D4 b# y! `. \6 P
5 B# e$ g) u- ?! i% N7 QBRPR
) F% f; _# K" o0 j1 l4 \波特率分频器
: B; y8 m, G9 {% G* q; i
/ o% a# [0 V5 F5 YBRR4 b% F% D9 e$ Y( m6 ^, v( E" O( x/ b9 u
缓冲区就绪寄存器
2 e( P5 H9 \( @/ ^7 I0 F7 w$ h
3 w+ K T; @' A6 Z( X! R0 t9 \1 iBSB4 e( j% y! N- L/ ^
Base System Builder。是一个向导，用于在 Xilinx® Platform Studio (XPS) 中创建完整的设计。BSB 也是在 Base System Builder 中使用的文件类型。9 s1 P9 {# D) N* k
/ o- e9 q# J2 c3 }0 X0 k
BSP% k" l4 V9 J2 Y0 @2 X, z) V
板级支持包/比特流处理器- q- _; x9 g" U% q
) p) C1 G0 j+ ^0 S9 R" z8 q+ bBTL, A/ N/ ]* q2 U
位时序逻辑. d$ L5 h4 G1 k7 D
) m; @& r7 T6 r3 c+ w
BTR, q" |: z% ?1 H) o( H0 O+ @
位时序寄存器" _. G5 p2 E) o& T& d
8 m7 F, d0 d! b
BTS
0 X9 S9 }5 S/ l收发器基站
3 V1 x& Z* |. _: {8 x
+ x v, z4 H7 [9 P% F# V" IBTT- o- f; d- U- W- ^
字节传输5 r, \9 z$ N( \4 u s# V
3 R5 J/ g# L* k
缓冲器
' ^0 X" {! y7 t1 _) ^7 a+ @用于增加弱信号电流或驱动力，从而增加信号扇出能力的一个存储元件。
6 b& b, R% b# J2 E4 ]! A$ \' X
BUFG
\9 t! C* t8 g+ F1 c0 aGlobal Buffer (Xilinx® FPGA 元件)! d( E3 H7 P5 K: ?: a
3 r7 B8 O; p( o4 E( ?
BUFT
5 \) H" ] o) d+ s- ]三态缓冲器。; e0 A+ }0 M0 {& u" a- J, h
- I8 n5 g$ p, _8 X- c. i6 Y9 Y基于字节的 PROM( \' K' l' }1 d F- m3 v% i0 ?
可编程只读存储器 (PROM)，一次输出一个字节数据。& y5 P9 U2 \* R6 H
* v1 {$ |4 }0 s! U' q
# @' a% y/ e$ x# `" O5 I
2 _9 D/ {% J6 ? N, M4 ^ |
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发表于 2019-8-12 14:06
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