|
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
最近在学习看了很多资料，对于DDR串联终端电阻的摆放位置有疑惑，# O8 g4 Q- o% y# z9 U6 I
0 H5 \& B/ y1 K0 |* y
首先，地址线、控制线、CLK/CLK#是靠近处理器端，这些没太多疑问。) w# j, L$ {7 I
0 X5 ? \/ P2 K6 M9 z5 J但数据线、DQS,DQM串联电阻的摆放位置我却看到了多个版本。5 D, z. l( ?3 g# X- m; d- y
/ H* Y0 H! Q# x2 s) X版本1：数据线的串联电阻尽量放置在CPU与DDR之间，而DQM与DQS对CPU来说为输出信号，因此尽可能靠近CPU摆放，达不到的情况下也要与数据信号的串联电阻要求一致。2 f' x, }$ l* G9 @2 g
& ^# M8 W0 Y5 w8 Z; d
版本2：对于DQS和DQ类信号的走线，串联电阻在近DDR端，DDR_DQM信号例外，它的串联电阻在近CPU端。1 ^( A0 q$ U8 X
5 a. W6 Q. A. ?/ G: X* T, T, |. n
由以上两个版本看，数据线的串联电阻都不靠近CPU，DQM由于是低速信号，串联电阻靠近那边问题也不大，而对于DQS串联电阻的说法却完全相反。
. m) T- n5 i$ I. @9 x/ Z2 G个人感觉对于DQS的说法，版本1更可信些。
0 Z; Y* R5 o+ V1 J/ c# y
3 w, k) |9 n# Z: }' J' K1 O我的理解：数据线属于双向的，DDR和CPU都是源端，所以靠近那边需要考虑DDR芯片、处理器、PCB的阻抗。; J3 g; C6 f: R4 V: o
例如，CPU的数据IO输出阻抗是48ohm，DDR2的IO输出阻抗为17ohm，传输线阻抗为50ohm。
; z" `; H6 x2 |- p: w) k$ D4 ^那么当CPU进行写操作时：信号到达接收端后由于输入阻抗很大，反射回源端，由于源端阻抗与传输线阻抗相差很小，所以反射回来的信号被源端吸收不会发生二次反射。1 J- i) H* A0 u' h0 w
当CPU进行读操作时：信号从DDR传输到CPU端，同样由于阻抗不匹配，信号反射一部分回到DDR端，由于DDR输出阻抗为17ohm，与传输线阻抗相差很大，因此信号会发生二次反射。
, h% J& H$ J8 A C; o源端的串联电阻对第一次反射并不起作用，但可消除第二次反射。所以该情况下，串联电阻应该靠近DDR端（即靠近与传输线阻抗相差较大的一端）
$ s4 o) M, N: W. i7 h- `$ @; K/ F% r2 L, V2 q2 P
想问问大家是否还有其他理解的版本 ;) |
|
/1 
发表于 2012-3-14 11:31
收藏
淘帖
支持！
反对！