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[Cadence Sigrity] 【Sigrity DDR4信号仿真问题】

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  • TA的每日心情
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    2020-12-22 15:09
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    [LV.4]偶尔看看III

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    1#
    发表于 2020-9-22 15:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    用SystemSI跑DDR4信号仿真,输出结果看波形的时候,有Waveform,Eye Contour和BER,这三个看上去都是眼图,但是有什么区别?! E; T9 m& B3 P0 ]$ l
    还有个问题,如何在得出的波形上进行测量眼宽?  F+ O3 y8 v  z& |1 ~6 m
    太难了, p: X- Q! t* _9 V
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    [LV.8]以坛为家I

    推荐
    发表于 2020-9-22 17:58 | 只看该作者
    Waveform原始波形
    - T, P4 g2 f# xEye Contour眼图轮廓
    ; L& e' B: b3 D5 F  |$ c4 XBER误码率眼图

    点评

    谢谢阿杜大佬!  详情 回复 发表于 2020-9-22 18:55

    该用户从未签到

    3#
    发表于 2020-9-22 16:31 | 只看该作者
    信号不一样吧
  • TA的每日心情
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    2020-12-22 15:09
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    [LV.4]偶尔看看III

    4#
     楼主| 发表于 2020-9-22 18:55 | 只看该作者
    dzkcool 发表于 2020-9-22 17:589 V6 L' Q5 s5 L/ W/ G8 K
    Waveform原始波形9 |8 k- `$ U1 w) E( T( `
    Eye Contour眼图轮廓
    : z  {, G4 p9 j: T3 R9 rBER误码率眼图
    + I& E$ ^  M$ g, M
    谢谢阿杜大佬!
    - P0 ]3 {* I# g; Y8 y
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    [LV.4]偶尔看看III

    5#
     楼主| 发表于 2020-9-23 11:02 | 只看该作者
    还有个问题,ODT模式选择的不对,Write模式下低电平会被拉高么?2 ]3 W; }; o6 Y0 f3 y
    我仿真出来DDR4的Write模式,低电平都被抬到了0.55左右,如下图:
    0 r# z& _" Y" n5 T9 a
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    2024-2-21 15:59
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    [LV.8]以坛为家I

    6#
    发表于 2020-9-23 11:31 | 只看该作者
    ODT就是端接,会改变接收端信号幅度

    点评

    杜老师好,那判决电平的高低也会动态改变么?还是依旧是0.6为中心?  详情 回复 发表于 2020-9-23 14:08
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    [LV.4]偶尔看看III

    7#
     楼主| 发表于 2020-9-23 14:08 | 只看该作者
    dzkcool 发表于 2020-9-23 11:31+ c% m7 h* e5 G, d% O$ ~; C! c* ^4 d
    ODT就是端接,会改变接收端信号幅度
    * ~' Z* ]8 u( I# b1 i, N4 w1 @7 u
    杜老师好,那判决电平的高低也会动态改变么?还是依旧是0.6为中心?( j- M0 E5 [/ a# M
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    [LV.4]偶尔看看III

    8#
     楼主| 发表于 2020-9-23 15:01 | 只看该作者

    " i4 K6 Q$ h2 b# s图片是DDR的规格书,里面这里说的是不是 VREF不是固定的,是由眼图中间最宽的点决定,这个具体由Ron和ODT设置决定高低电平?9 x$ J& N7 M  o# B

    2020-9-23 15-00-05.jpg (66.87 KB, 下载次数: 14)

    2020-9-23 15-00-05.jpg
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    [LV.8]以坛为家I

    9#
    发表于 2020-9-23 18:02 | 只看该作者
    DDR4的会动态改变
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    开心
    2025-9-19 15:06
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    [LV.5]常住居民I

    12#
    发表于 2025-10-11 18:02 | 只看该作者
    “还有个问题,如何在得出的波形上进行测量眼宽?”大佬,这个咋测,目前只发现用生成报告的方式看到最小眼高眼宽
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