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Verilog中module之间连线问题

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1#
发表于 2018-2-5 15:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请各位前辈解答一下,为什么在连线时rst_n前有个感叹号?我老感觉是写错了,但是compile时也没报错,谢谢!2 M. [( |% N6 Y2 h% t7 |$ N/ I
input rst_n;  h3 M$ u- r; [' \' I

. A$ W, H# l1 ]/ N6 \EFB_UFM inst1 (        .wb_clk_i(clk_i ),                                       
4 \' _# j4 _* g5 ]8 f4 r" Q7 J; s                                .wb_rst_i(!rst_n ),
: k! g+ b! y3 F3 i* r  N( R! G                                .wb_cyc_i(wb_cyc_i ),
6 ^8 z) X( d% [- [/ E                                .wb_stb_i(wb_stb_i ), + I7 A8 [0 H* O7 p
                                .wb_we_i(wb_we_i ),' v* n, j5 c# k7 `' W/ N
                                .wb_adr_i(wb_adr_i),
0 G9 r- f6 t' Y7 Z6 \                                .wb_dat_i(wb_dat_i ), ) i. V7 B3 n8 h  F3 ~8 M% o
                                .wb_dat_o(wb_dat_o ),
8 N, z! [. K& n0 U* e0 I, f                                .wb_ack_o(wb_ack_o ),
( T0 h0 {2 a: k3 h; V; j: G3 e                                .wbc_ufm_irq( )
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! t& R' P& v1 R- c& d' z( e1 ]. x  J9 m' r4 G

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3#
发表于 2018-2-10 09:28 | 只看该作者
取反  高电平有效

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4#
发表于 2018-2-10 16:06 | 只看该作者
对RST_N取反, 是一种条件的判断, 建议你看一下  Verilog语法
$ Y  @+ x9 \7 p% T

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5#
发表于 2018-3-14 16:25 | 只看该作者
学习一下,谢谢!
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