一）回顾源同步时序计算
$ P V7 G/ @5 \5 c. C1 CSetup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
z- _ n1 _8 b( Z& \2 c% ~) O: d
Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
T- D% E. Y3 t! k- U6 N
下面解释以上公式中各参数的意义：
( S; o8 S: z9 F3 M. e" Z, R: lEtch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。
# E+ u' V8 k0 f4 J) I请看下面图示：
9 ^4 b" t! j* v; h
图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。
/ Y+ u( k. s! Z( B1 o4 o E* |图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
+ N4 Z1 z4 Q. O) d6 }! G
6 a# E" W$ x/ Y# c" w+ b图 1 Raw Etch Delay
+ G, w P( ] p/ a5 `+ D) y
8 H& _- |6 c& M. }* B1 t; Y
图 2 Test Load Measurement
. g% ~! `& X4 u# J+ H# q
Delay Skew*：Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置，如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负，负值表明数据边沿超前于对应的时钟边沿，反之亦然。
8 e) p0 b/ M" }& H% l
6 D: V T1 b! ^
图 3 Delay Skew
2 Z9 F0 |- n) \0 v( o2 j; cSetup/Hold Time：即接受器件正确锁存数据的最小建立和保持时间。
% u$ {6 S0 L: C% E' I( l
从以上叙述可以清晰看出，时序计算公式中的参数可以分为三类：第一类是Delay Skew，由输出端所用器件决定，从数据手册中可以得到；第二类为Etch Delay，由互连电路决定，需要通过仿真和计算得到；第三类为Setup/Hold Time，由接收端所用器件决定，同样可以从其数据手册中得到。
* q6 f; O+ h* M, d2 _; z9 n
二）使用时钟PLL的系统时序分析
# }! X) L! _! }! Z+ u4 D6 q首先，来看一个简单的是使用时钟PLL的系统接口。如图四所示，数据信号通过传输线直接连接，时钟从输出端（Source）出来后输入时钟PLL，然后PLL输出至接收端（Target），PLL自身有反馈回路。
. ]5 |& o% i4 h" J
* B8 I9 H# }0 g, w; E
图 4 Clock PLL Inte
RFace Diagram
0 Y$ w/ ]4 W Z/ ]' J2 @3 \从传输网络的角度看，此接口由四条网络组成，分别是数据（data），PLL时钟输入（clkin），PLL时钟输出（clkout）和时钟反馈（clock_fb）。
, H. V3 D& r. Y% j3 l
对应于第一部分的计算公式，可以很容易确定第一类和第三类参数，也就是图示的Delay_Skew，即输出端参数，和SETHLD，即输入端参数。下面来确定第二类，即互连延时。
! m3 j9 a P8 N; y( C2 Z+ p- ^
定义：
" ~3 [/ ?. v) f4 `; C
IC（Clock Input to the PLL）为源端时钟输入到时钟PLL的Etch Delay，
- k5 j& l% Y9 N1 b8 D
OC（Clock Output from the PLL）为时钟从PLL输出到接受器件的Etch Delay，
& m6 ?* O* f. LFB为PLL的反馈回路的延时，
8 A R4 j A v) M$ I
NX为PLL的输入到输出的延时，
1 o0 E3 L9 W' U4 |' O
则：
: Z& D, ~4 r4 |$ y: h2 y总的时钟延时
7 X' T( x& Q3 L B3 E
Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
0 B* ?# M# i3 jMax Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
+ Y: P; m) o$ Y3 A. I
将得到的总的时钟和数据信号延时代入到时序计算公式，就可以计算出使用时钟PLL的系统时序裕量。
/ p, n) k1 H2 v5 a( E
三）使用Quantum-
SI仿真计算使用时钟PLL的系统时序
' r6 i! g6 L6 A" ]. Q9 L! s0 {
Quantum-SI支持时钟PLL系统时序分析，它领先的信号完整性（SI）和时序分析功能可以快速解决此类问题。
% ?! L [& D# ^$ E# aQuantum-SI以电路接口为中心，可以在一个接口上建立多个传输网络，而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五，图六所示
+ W* ], e! f( T
2 X7 g, t2 J9 I; H* r ?: b图 5 Transfer Net
) ^/ }0 |$ j+ d% G: I
3 T3 M, R7 t! J7 w3 |3 U: D
图 6 Setup/Hold Margin by variation
; P# d* d2 d( \+ x, y X8 y0 r图六是在图五的传输网络建立后，Quantum-SI自动仿真分析得到。
4 N( y9 q0 ~+ ^- G1 W可以知道，对于系统的时序分析，需要清楚器件内部的时序关系，测试负载的概念与应用，互连传输延时等。而使用时钟PLL的系统，需要清楚时钟信号的传输路径。
$ S' w! N# Q4 `. S0 X/ g4 i. i/ ?
对于复杂高速的系统时序分析，需要考虑不同参数，如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。
2 Z: J' j7 S6 b1 O; N) w5 m: t7 u
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发表于 2008-12-2 10:50
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