PLL Control register (PLLCON - 0xE01FC080) 寄存器位 | 信号名 | 功能 | 复位值 | 0 | PLLE | PLL使能位，为1时使能PLL功能8 ^8 E# n0 {. p# G M: _, T2 O' T
| 0 | 1 | PLLC | PLL连接位，为1时将PLL输出时钟连接作为处理器时钟 P M' b+ s) {) A' b
| 0 | 7:2 | | 保留位
. J1 `! v( M5 V4 Y' r/ Z) B% y | NA |
PLL Configuration register (PLLCFG - 0xE01FC084) 寄存器位 | 信号名 | 功能 | 复位值 | 4:0 | MSEL | PLL倍频系数
7 a; y; V% O- o3 c. w3 f( }$ _ | 0 | 6:5 | PSEL | PLL分频系数1 A; W, v$ x0 k8 j+ _
| 0 | 7 | | 保留位' ?* k% |- \# x' l2 R0 u/ J
| NA |
PLL Status register (PLLSTAT - 0xE01FC088) 寄存器位 | 信号名 | 功能 | 复位值 | 4:0 | MSEL | 回读PLL当前倍频系数
G1 M9 t6 ^! Z; A% ]9 { e" Z! ` | 0 | 6:5 | PSEL | 回读PLL当前分频系数9 ~" x/ V5 V2 r. l( V% \, \1 D
| 0 | 7 |
! Z: k8 s# B' |5 j7 y T8 K1 Q | 保留位
& L$ ? O. j! S0 i% E8 L" h | NA | 8 | PLLE | 回读PLL使能位
0 k- x2 e, s% m3 H- O9 q1 A8 d | 0 | 9 | PLLC | 回读PLL连接位9 f( I% a( }9 L# J0 C8 H" V) a- i
| 0 | 10 | PLOCK | 反映PLL锁存状态，为0时PLL未锁存，为1时PLL锁存在要求频率! q. \( A' G; |# U% q4 p3 r
| 0 | 15:11 | | 保留位' X9 m3 H7 m+ \, L% S' u
| NA |
PLL modes PLLC | PLLE | 功能 | 0 | 0 | PLL关闭并且未连接8 S* N1 a' `& M5 P
| 0 | 1 | PLL激活，但未连接。可以在PLOCK置位后被连接
& z% }6 p; `/ \. { | 1 | 0 | 同00组合
V1 k8 q7 m, {2 ~ }8 a) P0 O | 1 | 1 | PLL使能且被连接作为控制器时钟
. p; F$ G& Z" B+ _/ G |
PLL Feed register (PLLFEED - 0xE01FC08C) 要使PLLCON和PLLCFG寄存器的当前设置有效，必须先后向PLLFEED寄存器写入0xAA,0x55（此操作作为PLLCON和PLLCFG设置信息的锁存信号，在此锁存信号到来前PLL当前的设置不一定是PLLCON和PLLCFG寄存器的设置）。
- {6 W2 L$ L4 k) j( [PLL and Power-down mode Power-down模式自动关闭并断开PLL连接，Wake-up后不会自动恢复PLL设置，必须软件重新设置。
! s& C% a; X8 F; |PLL frequency calculation FOSC 来自外部晶振的时钟频率 FCCO PLL当前控制的晶振频率 CCLK PLL输出频率（也是处理器的时钟频率） M PLL 在PLLCFG寄存器中设置的MSEL倍频系数值 P PLL 在PLLCFG寄存器中设置的PSEL分频系数值 3 v$ g' M1 j- W3 E/ k) p6 L/ n" l
CCLK = M × FOSC 或者 CCLK= FCCO / (2 × P) FCCO = CCLK × 2× P 或者 FCCO = FOSC × M × 2 × P FOSC 的频率范围是10 MHz 到 25 MHz CCLK 的频率范围是10 MHz 到 Fmax FCCO 的频率范围是156 MHz 到 320 MHz $ h k5 Q" p0 [* \+ p+ e& k
! G% g9 ^7 j! D7 V: T( I: IMSEL | M | 00000 | 1 | 00001 | 2 | 00010 | 3 | …… | …… | 11110 | 31 | 11111 | 32 |
APB divider APB分频器决定了处理器时钟（CCLK）和外设器件时钟（PCLK）之间的关系。APB分频器有两个作用。! z: u0 ~# ] y3 w6 }
首先，提供APB总线需要的外设PCLK，以使得它们能够在ARM处理器选择的速度工作。为了达到这个目的，APB总线也许放慢到处理器时钟的一半或者四分之一。" z* x4 v' h5 h5 S3 L
其次，当应用中处理器不需要外设工作时，APB分频器允许进行省电模式。( d y( \5 W V9 s! o# d" n$ p& e" R1 [
APBDIV寄存器，R/W，复位值为0x00，地址为0xE01FC100。/ [3 M. i7 ^8 B+ M$ H
寄存器位 | 信号名 | 取值 | 功能 | 复位值 | 1:0 | APDIV | 00
5 f' |6 \" \8 U | APB总线时钟为处理器时钟的1/4
8 j0 N* H1 S' [ | 00 | 01; a j+ j; B% u6 x+ _8 d/ g' O: T
| APB总线时钟和处理器时钟相同
2 |- Q* ^9 f- h; U$ f3 M( | | 10
% {# e9 k9 N4 X+ Y3 {' s- f | APB总线时钟为处理器时钟的1/29 S+ p% G0 v9 z% @$ ? M
| 11( g" @6 t$ p0 {
| 保留
# ]1 b2 i' v9 i% M" R6 z& q | 7:2 | 5 ~( H) E B0 b1 J2 A
| | 保留; R8 m4 F0 O3 d
| 4 `3 I: s6 {3 Y4 _' F. A+ z
|
' v! @) n! x0 w& s- L# }; `. z
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发表于 2018-10-26 13:02
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