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请教一些仿真的问题

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1#
发表于 2008-11-4 16:16 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近刚开始学习PCB仿真,遇到很多不懂的地方,特来请教各位大虾~. S' h( [+ Q, B; P) F, P- f7 o+ N

6 Q+ }2 B# k& e$ l: n0 g0 o4 T1.信号的过冲和下冲:
3 X4 f# N4 z( A假设是一个3.3V电压工作的芯片,那么输入高电平信号VIH的MAX值一般是VDD+0.3V,在芯片的DATASHEET中有时候有附加说明允许小于3ns的5V多的脉冲,那么信号的正向过冲允许值应该是3.6V还是3.9V(电源范围3~3.6V)还是5V多的那个值?) H; [$ b- a7 J& w
下冲的要求是不是以不跨越阀值为标准?) P5 C& S& L+ J8 x  A" {& z

9 v; \2 Q( p+ r& r9 Z6 q6 x4 F6 l2.时序问题:6 t; }8 K& C  S
SDRAM的时钟信号一般是从ARMFPGA等CPU芯片提供,而CPU芯片的时钟又是由晶振或钟振提供,那么提供给SDRAM的时钟和CPU的时钟是什么关系呢?两者之间有延时吗?
6 E) L" O8 [: K: {
0 w7 t+ {9 Y) d3 O- w! R5 K" e5 A用HyperLynx仿真得到时钟信号驱动端的波形里能看出来Tco吗?驱动端到接收端的Tflight多少才是合格的呢?: v1 @3 p* H/ c$ Z9 v% g

6 D) o" s9 z, L数据总线和地址总线的延时多少才是合格呢?是要建立时间裕量和保持时间裕量大于0就可以吗?

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2#
发表于 2008-11-4 18:08 | 只看该作者
假设是一个3.3V电压工作的芯片,那么输入高电平信号VIH的MAX值一般是VDD+0.3V,在芯片的DATASHEET中有时候有附加说明允许小于3ns的5V多的脉冲,那么信号的正向过冲允许值应该是3.6V还是3.9V(电源范围3~3.6V)还是5V多的那个值?:8 |+ o* a1 ?$ Y7 }5 L7 ^& ^
电平*时间的这种约束的芯片比较少,通常可以按照这个来约束,一般DDR会这样说的。3 f8 Q& A! {) s0 T# u0 L0 e
# \# U" g7 I5 f: A0 S8 g% E
那么提供给SDRAM的时钟和CPU的时钟是什么关系呢?两者之间有延时吗?
: A: B7 \. s9 `:这个给SDRAM的时钟,通常是CPU倍频得到的,就是CPU的系统时钟过一个PLL得到的。. z" o- Z4 E3 Z+ w  J

! _) n  Y: k1 m1 S" ^3 d$ C , s0 h9 k/ [4 H+ e9 R. P
用HyperLynx仿真得到时钟信号驱动端的波形里能看出来Tco吗?: 不能看出来,这个是做信号质量,不是时序分析。
3 L# b9 Z0 Z% K* Y, s+ q9 J# V! H5 K# Z: a! s

$ Q( C* S' Z. N% s6 N2 k" L3 a8 Q- [驱动端到接收端的Tflight多少才是合格的呢?这个看你的时钟和数据的关系。# W: y0 u; \0 a" H9 \8 V

/ j( ~( N0 @2 E  z  R6 \ 3 p$ I3 P. C: g, L+ l6 t" h2 _
数据总线和地址总线的延时多少才是合格呢?是要建立时间裕量和保持时间裕量大于0就可以吗? :这个你要仔细看手册,就是的D触发器采样的基本原理。余量可以等于0.

该用户从未签到

3#
发表于 2008-11-5 20:34 | 只看该作者
hyperlynx所能得到的就是buffer delay。/ y7 q2 m# g5 P3 U$ r% Z: W
Tco是由包含内部逻辑延时的。IBIS反映的只有buffer信息。. H8 F* a% x4 y# R( y" M
不仅hyperlynx不能仿真出Tco,其他SI仿真工具也不行
0 u: e" e6 a( Z' v当然如果你有spice模型就可以得到Tco。而芯片厂商提供的Tco参数是通过实际测试校准得到的。

该用户从未签到

4#
 楼主| 发表于 2008-11-6 09:27 | 只看该作者
谢谢两位斑竹的解答~
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