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请问SDRAM时钟线的宽度比数据地址线宽会不会引起阻抗不匹配?谢谢

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1#
发表于 2008-9-24 00:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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看到一些设计中的sdram的时钟线比数据和地址线宽,数据地址线控制在50欧姆,
, }+ i* y; g5 d) k那么时钟线的阻抗就会小于50欧姆,这样对时钟线的信号质量的影响到底是好还是坏呢?9 E- h( u7 e4 _. n( B' H  k1 @
# B/ I, Q, C- |& c$ t
谢谢。

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2#
发表于 2008-9-24 08:37 | 只看该作者
阻抗匹配是对于单个网络来说的。& V  f3 @& F8 F4 H8 m+ }! q+ E
可以参考下特征阻抗的公式,阻抗不仅与线宽相关。! s3 t6 q' {# f. g7 U$ n% j# J/ i

, {0 x; m; R5 K! p) {2 Z如果从趋肤效应来讲,时钟的线宽比较大有利于降低损耗。

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3#
 楼主| 发表于 2008-9-24 11:00 | 只看该作者
原帖由 forevercgh 于 2008-9-24 08:37 发表
  N  h8 |) Y5 x3 @2 d/ R阻抗匹配是对于单个网络来说的。: K( E! v% K+ [( y" S0 Q1 Q
可以参考下特征阻抗的公式,阻抗不仅与线宽相关。* ^; q4 m/ p  S' w

6 a1 X: C% s# f! ~, w- ~如果从趋肤效应来讲,时钟的线宽比较大有利于降低损耗。
+ W0 @* f. L" ]( C' D8 }' G

4 p  G) C* J, Q8 q# ~' S8 s5 Z我的意思是说,数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的4 b* Q8 j* M( C8 h/ u* E( z2 h
时钟线线宽变宽,阻抗降低,是不是会引起时钟线和芯片的输入输出阻抗不匹配。
: L% G7 h) f: \7 g; h% a6 G, H7 i- ~3 a6 S  b
这个意思很难理解吗?

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4#
发表于 2008-9-25 09:03 | 只看该作者
时钟buffer和数据线buffer是不同的。

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5#
发表于 2008-9-25 09:26 | 只看该作者

如果可以,数据也可以低于50ohm,时钟阻抗低了更好

原帖由 matice 于 2008-9-24 11:00 发表 : U* N. N4 ^4 [2 ?

! n; N) U- o; F/ f& w8 u3 I3 }0 w) Q
* m- T0 j% f) [7 p3 t! T我的意思是说,数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
" G6 ~1 I" e7 E) x9 K, ?& o时钟线线宽变宽,阻抗降低,是不是会引起时钟线和芯片的输入输出阻抗不匹配。
5 U% T" i. _: x/ t
& L3 g: I! _& L" c: Q这个意思很难理解吗?

& i) l; V' T% ~3 l4 W' E阻抗是个范围,可能是封闭区间,也可能是个半闭区间,跟其余因素也有关系。* d( f- |/ Z9 x0 W& r; }
( q' ^0 k5 ]% |6 f/ b2 M
你说的这种情况没有关系,是对的,你就这样做吧。

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6#
发表于 2008-9-26 12:44 | 只看该作者
传输线阻抗是在频率下的一个范围,时钟通常100M,数据基本就是200M,所以你的物理约束在50欧姆,但是在不同频率下测出来的阻抗是不同的;既然你加宽了时钟线的宽度,其实在反射上问题不大,但是在工程制作上感觉你是不是增加了成本了呢?
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