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请问SDRAM时钟线的宽度比数据地址线宽会不会引起阻抗不匹配?谢谢

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1#
发表于 2008-9-24 00:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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看到一些设计中的sdram的时钟线比数据和地址线宽,数据地址线控制在50欧姆,
& v; l( i6 R/ [# S3 ]那么时钟线的阻抗就会小于50欧姆,这样对时钟线的信号质量的影响到底是好还是坏呢?) y3 ]! x" ?- }2 s# l) _! @& h. P$ n
% f$ V5 _  w/ ^
谢谢。

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2#
发表于 2008-9-24 08:37 | 只看该作者
阻抗匹配是对于单个网络来说的。
& _% @8 L6 f8 P可以参考下特征阻抗的公式,阻抗不仅与线宽相关。
6 q7 t$ b, u5 ]8 w  H& F* V4 F; ]& \4 N; p8 j5 ~1 N: F4 l* H
如果从趋肤效应来讲,时钟的线宽比较大有利于降低损耗。

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3#
 楼主| 发表于 2008-9-24 11:00 | 只看该作者
原帖由 forevercgh 于 2008-9-24 08:37 发表
3 @& b2 q7 d5 }6 Y- g6 J阻抗匹配是对于单个网络来说的。
$ Y' f7 A2 }  v3 r# P1 Y( e# w" p! t可以参考下特征阻抗的公式,阻抗不仅与线宽相关。
9 M- L' I% Z6 T6 w5 K' Y, G- m6 E- x+ j5 Z" K
如果从趋肤效应来讲,时钟的线宽比较大有利于降低损耗。
' F& Z+ \- F& G' V8 c/ W, D
; v6 \; R4 O/ [" L
我的意思是说,数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
8 \- y( i/ l4 z. t3 A, y* W: f- ]  x时钟线线宽变宽,阻抗降低,是不是会引起时钟线和芯片的输入输出阻抗不匹配。$ ~! T# a: X% B  R! ?1 ^

- ~/ ?* b# u) L9 _, r这个意思很难理解吗?

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4#
发表于 2008-9-25 09:03 | 只看该作者
时钟buffer和数据线buffer是不同的。

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5#
发表于 2008-9-25 09:26 | 只看该作者

如果可以,数据也可以低于50ohm,时钟阻抗低了更好

原帖由 matice 于 2008-9-24 11:00 发表
6 j* u0 p  x, j  g4 u% Q: m2 u7 e/ t% a7 R3 h9 d4 _; C0 ?
/ J5 f5 L: R' T; ]$ Q" @
我的意思是说,数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的* B8 }3 W2 H3 H) Y
时钟线线宽变宽,阻抗降低,是不是会引起时钟线和芯片的输入输出阻抗不匹配。
# T/ d" x( L- v, p3 D5 o5 H0 R$ i3 u# r$ ]: C5 _
这个意思很难理解吗?
, ?) L: W' ]) {0 Z: \$ n
阻抗是个范围,可能是封闭区间,也可能是个半闭区间,跟其余因素也有关系。9 a0 K! e; l) ?3 P$ r- H
$ C; _# s1 C2 o% C( `3 H! J9 l
你说的这种情况没有关系,是对的,你就这样做吧。

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6#
发表于 2008-9-26 12:44 | 只看该作者
传输线阻抗是在频率下的一个范围,时钟通常100M,数据基本就是200M,所以你的物理约束在50欧姆,但是在不同频率下测出来的阻抗是不同的;既然你加宽了时钟线的宽度,其实在反射上问题不大,但是在工程制作上感觉你是不是增加了成本了呢?
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