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请问SDRAM时钟线的宽度比数据地址线宽会不会引起阻抗不匹配?谢谢

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1#
发表于 2008-9-24 00:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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看到一些设计中的sdram的时钟线比数据和地址线宽,数据地址线控制在50欧姆,
/ q5 p6 R- v, G" E# \* p那么时钟线的阻抗就会小于50欧姆,这样对时钟线的信号质量的影响到底是好还是坏呢?2 S2 F* N! w: Q, W
# t2 R. b& }- u+ A1 ]4 k
谢谢。

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2#
发表于 2008-9-24 08:37 | 只看该作者
阻抗匹配是对于单个网络来说的。% ]% ?0 U5 s6 t3 Y! j) Z+ H
可以参考下特征阻抗的公式,阻抗不仅与线宽相关。
6 y  g: F. ~9 O7 ~* P. T, K% B! y; B7 }7 M# ^7 q( `" r% I$ a+ n
如果从趋肤效应来讲,时钟的线宽比较大有利于降低损耗。

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3#
 楼主| 发表于 2008-9-24 11:00 | 只看该作者
原帖由 forevercgh 于 2008-9-24 08:37 发表
4 _: P5 |; [0 B$ g阻抗匹配是对于单个网络来说的。: Q, C  i) N* K; D. e* m
可以参考下特征阻抗的公式,阻抗不仅与线宽相关。
+ Z1 }  d% ^( N: U; J! E. L0 D' x2 W4 q$ }$ k
如果从趋肤效应来讲,时钟的线宽比较大有利于降低损耗。

# `% r. c, J5 w" j, g$ |
4 [4 }$ }) T$ Y! o5 H3 r. a0 U我的意思是说,数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的0 s) `. d& K+ E/ J
时钟线线宽变宽,阻抗降低,是不是会引起时钟线和芯片的输入输出阻抗不匹配。/ f7 u, }2 B2 ~6 l5 G( ]2 _2 b
* p/ d0 e6 A" J% j0 X; l- K
这个意思很难理解吗?

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4#
发表于 2008-9-25 09:03 | 只看该作者
时钟buffer和数据线buffer是不同的。

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5#
发表于 2008-9-25 09:26 | 只看该作者

如果可以,数据也可以低于50ohm,时钟阻抗低了更好

原帖由 matice 于 2008-9-24 11:00 发表
0 t, Q# M! H  h5 X- x. q
% Q* c* E/ z7 P; i1 }3 W
5 {4 _, m. r2 `- y6 x4 q我的意思是说,数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的1 n, R. D1 h3 {8 K6 P& |
时钟线线宽变宽,阻抗降低,是不是会引起时钟线和芯片的输入输出阻抗不匹配。
4 J# [5 o2 z9 a; l9 y# `) p
8 O  g/ t3 w' K! \这个意思很难理解吗?

/ v+ k) R9 s% H' y& ^# v& M$ g阻抗是个范围,可能是封闭区间,也可能是个半闭区间,跟其余因素也有关系。
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9 F. ^  C) x% e9 B5 V  w. ^' ]你说的这种情况没有关系,是对的,你就这样做吧。

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6#
发表于 2008-9-26 12:44 | 只看该作者
传输线阻抗是在频率下的一个范围,时钟通常100M,数据基本就是200M,所以你的物理约束在50欧姆,但是在不同频率下测出来的阻抗是不同的;既然你加宽了时钟线的宽度,其实在反射上问题不大,但是在工程制作上感觉你是不是增加了成本了呢?
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