请教一个关于过孔与高速差分线之间的问题，坐等大牛！

荒村战士 · 发表于 2015-10-27 18:04

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1、过孔离高速差分线的距离当然是越远越好啊，那到底过孔离高速差分信号的最小距离是多少呢？
2、如下图中纵向上过孔的个数最多可以有多少个，即高速差分线旁边最多可以有多少个过孔？
3、低速过孔是否对高速差分线没有影响，多高的速率可以认为没有影响？
请大家各抒己见，谢谢！

woaidashui · 发表于 2015-10-27 19:33

手機PCB上，差分線只需要上下左右包地即可，不太關注這些via。我認為差分線本身就是抗干擾設計，沒必要這麼刻意去保護。包地足够了

荒村战士 · 发表于 2015-10-27 19:53

woaidashui 发表于 2015-10-27 19:33% Q+ C, |( c7 i# W6 G
手機PCB上，差分線只需要上下左右包地即可，不太關注這些via。我認為差分線本身就是抗干擾設計，沒必要這麼 ...

上下左右包地，当然不用在意过孔啦！因为信号线和过孔之间用地给隔开啦！

超級狗 · 发表于 2015-10-27 23:55

過孔如果指的是其它訊號，一般同高速訊號建議遵守 3L 規則（3L Rule）。

這樣建議的常見於 USB 或 DDR 的應用上。

超級狗 · 发表于 2015-10-28 00:17

來個英特兒（Intel）的 USB 建議！

tanghao113 · 发表于 2015-10-28 09:31

超級狗发表于 2015-10-27 23:55
2 c' j5 Y* D* l0 X% L過孔如果指的是其它訊號，一般同高速訊號建議遵守 3L 規則（3L Rule）。 f: }: I: z: H* {" z4 e$ Y
; W, F* i3 O, S% w
這樣建議的常見於 USB 或 DDR ...

3L规则具体指什么？

csh · 发表于 2015-10-30 18:42

借樓主的地盤，也順便諮詢一下：
我這邊要求Clock遠離其他信號線20mil，
Clock與其他走線、焊盤等，Layout直接添加rule，可以滿足20mil的要求。
但是這個規則里，不包含過孔。附圖里，過孔與clock就只有6.66mil。
還有，為生產需要，95%的網絡需要加測點（附圖黃色高亮網絡），因空間限制，同樣不在這個20mil的規則里。
那問題來了，過孔不是會影響信號質量嗎，難道過孔和測點難道是可以排除在外的嗎？

天天在线 · 发表于 2015-11-2 17:03

建议是3W以上

brady.lu · 发表于 2015-11-23 16:37

你这个几个问题其实就是问的一个问题，高速干扰，但是这些都有一个前提，需要考虑的你成本。如果只是理论研究没有实际意义。个人认为在不太KILL成本的时候，高速线离所有线号线5W以上，并且都做包地处理。

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