请教关于数字信号延迟和逻辑门

cloudy19880824 · 发表于 2017-6-16 16:25

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各位好，
每当遇到一些拿不准的问题，就习惯性的发到这里和大家探讨一下：
我现在有一个脉宽只有2ns的脉冲，要把它反向，常规的非门输入到输出的延迟就有2.8ns以上，请问这种情况还能用非门给这个2ns的脉冲做反向吗？非门会把上升沿和下降沿都延迟2.8ns还是可能会探测不到这么窄的脉冲？非门的型号暂时定为SN74ALVC04。

江门彦祖 · 发表于 2017-6-17 16:56

坐等高手解释

dqwuf2008 · 发表于 2017-6-19 09:44

我觉得跟延迟没关系，会不会把2NS信号吃掉得看芯片处理信号频率的最大值

hefuzhang · 发表于 2017-6-19 23:50

楼主可以考虑考虑告诉运放，通过高速运放反向

超級狗 · 发表于 2017-6-20 22:33

樓主這個疑慮是應該存在的。多年前一位同事用 74HC04 設計一個 66MHz 有源晶振電路，結果根本不會動作。

後來發現傳統 CMOS 邏輯閘的延遲時間約為 25ns，換算成頻率只到 40MHz，改成 74AHC04 就會動了。

超級狗 · 发表于 2017-6-20 22:56

啊哈～

ECL 2-Input Differential XOR/NXOR Gate MC10EP08-D

不過你的訊號源要怎麼搞成這樣咧～？？？

超級狗 · 发表于 2017-6-20 23:10

開卷有益

超級狗 · 发表于 2017-6-21 23:02

ECL Logic Gate 有 Single-End 的啦！

cloudy19880824 · 发表于 2017-6-23 11:08

超級狗发表于 2017-6-21 23:02
' }# l: V) A) ZECL Logic Gate 有 Single-End 的啦！

太感谢版主的支持了！我把板上留个选项试一下

cloudy19880824 · 发表于 2017-6-23 11:08

hefuzhang 发表于 2017-6-19 23:50
3 b- Y& t1 E9 {- b$ J0 U2 E楼主可以考虑考虑告诉运放，通过高速运放反向

嗯，是个办法，谢啦

duzz · 发表于 2017-7-4 16:23

狗版主的狗粮，一撒一大把啊

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