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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 为什么滤波电容的阻抗需小于芯片动态阻抗？
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为什么滤波电容的阻抗需小于芯片动态阻抗？

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weichen743

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1#
发表于 2015-6-7 18:53 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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/ m" t# u' h) g" `# S- D$ ~5 c- p正在读王剑宇老师的《高速电路设计实践》一书，其中关于举例2-12有一句描述说“要求滤波电容阻抗小于芯片阻抗”。滤波电容阻抗和芯片阻抗是并联的关系吗？怎么理解这句话呢？求大侠们指点。谢谢！; l! p9 l+ Q. J
5 \+ R7 M) s; i( H9 j$ c- z' A

1 I$ F- C6 L# }+ T! _; {! D # c5 n/ O' K% y4 }" V$ V2 @* d

. v2 X0 P/ h3 \' h

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fallen

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发表于 2015-6-11 10:06 | 只看该作者
weichen743 发表于 2015-6-10 20:13
- X1 b& U; j; W我觉得从电源芯片这端好理解。不过文中所提到的芯片感觉是目标IC端，它的动态阻抗感觉不在传输路径上，只 ...
; a# ^* o& M7 W2 }* R4 ~5 n- h
我的理解如下：/ v' E/ A4 D9 ^9 O" e3 `1 _0 F
1 文中所说的，FPGA的IO电流IMAX=0.5A，而电流的波动是50%，也就是0.25A，则我认为他所需要的电流是在0.25A-0.5A之间。
! T% H& u1 a& {$ u; m8 i, v2 文中说的电压的波动取5%，也就是他所允许的或者叫可以接受的电压波动是1.8V*5%=0.09V.' c  W0 Y/ v9 A! {: d
3 这就要求电源在提供波动电流的同时必须满足纹波的要求。
/ b7 M2 I! A- u% n7 R4 N4 文中的意思是通过计算目标阻抗或者叫动态阻抗，来反推电源滤波电容所需要满足的要求。
! ]2 A9 c7 R* b( C

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weichen743
非常感谢！分析的很到位！  详情 回复 发表于 2015-6-11 21:56

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skatecom

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发表于 2015-6-10 08:43 | 只看该作者
路径的问题，阻抗小，那个回路优先，干扰的纹波直接从那回到地，而不经过IC

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fallen

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4#
发表于 2015-6-8 11:01 | 只看该作者
就是电源阻抗小于目标阻抗。

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weichen743

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5#
 楼主| 发表于 2015-6-8 22:35 | 只看该作者
给力~~多谢点播~~

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kobeismygod

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6#
发表于 2015-6-9 18:02 | 只看该作者
按照这个人说法就是：电容的ESR和I/O的内阻构成了一个分压网络，但ESR比I/O内阻越小，噪声信号被分压的越厉害，就等于噪声得到了抑制?

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weichen743

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7#
 楼主| 发表于 2015-6-9 20:54 | 只看该作者
我觉得应该是通过电容网络降低在动态电流变化时，由于电源芯片本身电阻/电感，和走线电阻/电感所带来的压降，使电压更有效地传递到负载端。这个是在Altera PDN工具里看到的一张图，通过电容网络和PWR/GND平面，降低在动态电流变化最大时的目标阻抗，从而降低DC drop。
  A, z( G. f3 {7 i/ _
8 T- ~" N1 u" s% N# u; G5 X& `% A
" Y" W1 ~5 y4 f& U: j7 Z$ W理解不一定正确，欢迎指正。
' a6 E& u% z# _- U$ M. B

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fallen
理解的非常到位！ 就是那个意思，参考BUCK的输出纹波电流和电容DCR的计算。 负载的电流变动，产生了di 而负载的电压波动要求，限制了纹波的要求。 假设不考虑或者电容足够大，忽略电容充放电的影响。 那么就只  详情 回复 发表于 2015-6-10 11:47
bingshuihuo
说的有道理！！！！！！！！！  详情 回复 发表于 2015-6-9 23:57

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超級狗 + 5 看在圖片很漂亮的份上！^_^

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bingshuihuo

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8#
发表于 2015-6-9 23:57 | 只看该作者
weichen743 发表于 2015-6-9 20:54- L+ q% R: v. P
我觉得应该是通过电容网络降低在动态电流变化时，由于电源芯片本身电阻/电感，和走线电阻/电感所带来的压降 ...

! Q, k2 P! v0 u# t& t$ r' r说的有道理！！！！！！！！！
! `0 d' E- P7 z! L# Q1 y. e

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fallen

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9#
发表于 2015-6-10 11:47 | 只看该作者
weichen743 发表于 2015-6-9 20:54
3 d4 e; d* c7 F; i# i0 ^我觉得应该是通过电容网络降低在动态电流变化时，由于电源芯片本身电阻/电感，和走线电阻/电感所带来的压降 ...

1 \4 c: j4 X+ |1 _4 R3 Y; `理解的非常到位！# e7 V3 ^9 @% s! I( Q
就是那个意思，参考BUCK的输出纹波电流和电容DCR的计算。
7 }4 h, k4 T  T$ \* l负载的电流变动，产生了di
+ j& X1 L" m/ r  Q& ^* F而负载的电压波动要求，限制了纹波的要求。0 ]0 F  W# c/ g* I  u- F
假设不考虑或者电容足够大，忽略电容充放电的影响。# e+ x3 f% h$ ?! r, X* _! d: E% r
那么就只有ESR*DI的影响，这就是可以看作电源阻抗低于目标阻抗（动态阻抗）的要求。: d: e( d" q/ Y% [: J

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weichen743
我觉得从电源芯片这端好理解。不过文中所提到的芯片感觉是目标IC端，它的动态阻抗感觉不在传输路径上，只是接收端。有点不明白文中为什么那么写。  详情 回复 发表于 2015-6-10 20:13

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weichen743

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10#
 楼主| 发表于 2015-6-10 20:13 | 只看该作者
fallen 发表于 2015-6-10 11:47
) O- ~- V) l3 f5 h理解的非常到位！
9 q* X! v" e! k就是那个意思，参考BUCK的输出纹波电流和电容DCR的计算。
& Q* N3 B2 v$ `7 G( T# ^9 l* Y负载的电流变动，产生了di
" u# b7 M2 o, V ...
8 T9 ?# n; l1 A  W; X
我觉得从电源芯片这端好理解。不过文中所提到的芯片感觉是目标IC端，它的动态阻抗感觉不在传输路径上，只是接收端。有点不明白文中为什么那么写。! e: Q; z! ]7 c, K' i: d

7 `* l) d0 J3 y; ?6 c% W2 F$ U

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fallen
我的理解如下： 1 文中所说的，FPGA的IO电流IMAX=0.5A，而电流的波动是50%，也就是0.25A，则我认为他所需要的电流是在0.25A-0.5A之间。 2 文中说的电压的波动取5%，也就是他所允许的或者叫可以接受的电压波动是1.8  详情 回复 发表于 2015-6-11 10:06

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weichen743

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11#
 楼主| 发表于 2015-6-11 21:56 | 只看该作者
fallen 发表于 2015-6-11 10:06
* \) A3 g& I% j$ c7 X$ s我的理解如下：: _# w7 h: o# k& p. T3 K
1 文中所说的，FPGA的IO电流IMAX=0.5A，而电流的波动是50%，也就是0.25A，则我认为他所 ...
) p+ i9 ?' L% j! y6 d% z7 Z: ]- G
非常感谢！分析的很到位！; P: I. C5 p/ k( r- N# f

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kokosasdasdas
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    发表于 2023-11-21 18:14 | 只看该作者

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    kokosasdasdas
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    发表于 2023-11-21 18:18 | 只看该作者
    我开始也不明白，想了会9 R, E; Y4 g2 g# c

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    kokosasdasdas
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    14#
    发表于 2023-11-22 09:27 | 只看该作者
    就像发个图片，这么麻烦1 \7 ^  u/ t0 }4 m7 A, P) V. w3 L

    屏幕截图 2023-11-21 181208.png (138.03 KB, 下载次数: 2)

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