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DDR2做等长在Allegro中设置问题

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发表于 2014-11-6 17:06 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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DDR2做等长在allegro约束管理设置中是否只需要设置XNET和BUS就可以了,不知道这样做是否正确?求指点
# h) m/ z/ s; J( `8 S- |

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2#
 楼主| 发表于 2014-11-8 09:08 | 只看该作者
没有师傅指点一下?

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3#
发表于 2014-11-11 14:21 | 只看该作者
设置XNET后,按照数据高低字节、控制地址分组建立BUS,然后确定一个约束的参考目标;BTW,时钟线还有差分组设置;如下2 ?* J! l( t% P8 }4 [7 }1 J2 Z* d% V
- x# U; J8 s8 W, K  x& L( r

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4#
 楼主| 发表于 2014-11-12 08:51 | 只看该作者
djsin13 发表于 2014-11-11 14:21
0 w6 G5 w' F: P9 R! X设置XNET后,按照数据高低字节、控制地址分组建立BUS,然后确定一个约束的参考目标;BTW,时钟线还有差分组 ...
) _+ M* K% a+ Y2 D9 n
多谢了,分组设置在软件里面要设置那些呢。如,设置Xnet  BUSmatch group还要那些细节的设置在软件里面
2 Y$ B% V+ a  _% `

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5#
发表于 2014-11-13 09:48 | 只看该作者
setup - stconstraint 里面打开delay关系
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