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各位好，
" d+ ?+ i1 N2 m/ E最近在重跑人家的一个ddr3的仿真项目，& J/ v) k5 f! D* z7 s2 e
[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
- Q1 \% X- W( H, Y: `+ Y+ L& @& o# X, x. C
结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，
. ]; {4 k" k2 M- V5 W![]() 0 K4 G" Y% d& t% J6 [* f, K8 h
发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？
& ?5 S& N8 x' |. ]
" q/ X$ T; w' D. q# J谢谢。; ~' ` t- [$ i5 f
! E4 J6 C+ z0 ?* |
小秦
5 r6 e, u- ^1 {% |: Q$ E |
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发表于 2022-10-24 10:40
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