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本帖最后由 hawk1226 于 2022-8-25 12:00 编辑
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s/ T) F; G, c2 X U最近做一个项目，外购CPU核心板，自行开发接口板；' f6 E u$ M! s0 l: y, C p
接口板设计了千兆PHY，最后发现网络在千兆模式下传输失败，/ z7 E5 s& i% X
经过测量信号SI发现，TX信号在PHY端变形，上升沿变缓，
( N# T- }. X& M9 P0 U) P而在厂家提供的开发板上，信号没有变形；
! [3 `5 x5 ^2 M) q" P2 p厂家开发板RGMII设计走线 4mil，我司设计接口板RGMII设计走线 6mil（50Ω）。
; H3 O' \: p+ x% A2 D我猜测核心板走线设计应该是 4mil （50Ω）。
. n9 }, ]% O) W1 O' }/ e0 X0 {1 E) m. q" h
各位同仁，关于这类设计中，应该怎么来设计PCB叠层。
- {/ _6 |- L9 D9 ^9 C1 `" ]有没有好的意见建议。
4 ]/ _$ h% [( @5 y7 |; t' @$ R* @' y# |" o1 z
谢谢！
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归纳一下：
7 k' }* Y* L; m2 ~1 C两个PCB对接，阻抗设计是否应该成相同的线宽.
/ ?( j2 Z& H! e1 q比如，核心板8层，4mil=50Ω；接口板 4层，% D n$ ~/ t. e* w
方案一、接口板根据4层设计，空间较大，可设计成 8 mil = 50Ω；这样衰减小。
# H' j# i, i, R& X$ Z0 |方案二、接口板4层，但根据对接核心板的线宽，设计成 4mil=50Ω；4 }5 `: h1 O$ p @2 V
这两个方案哪个更可行，根据我这个项目测试结果来看，方案二信号质量更好。
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发表于 2022-8-24 20:43
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