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时钟经过PLL是否可以减少jitter?

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1#
发表于 2008-6-10 17:44 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
如果一个时钟经过一个时钟器件(buffer+PLL),这个器件的时钟输出相对时钟输入是否可以减小一些jitter ? 有实际项目,和芯片制作的哥们给些建议。 简单的说就是同一指标RMS值,输入是10ps,而经过PLL输入变成5ps了。
  • TA的每日心情
    开心
    2019-12-3 15:20
  • 签到天数: 3 天

    [LV.2]偶尔看看I

    2#
    发表于 2008-6-10 23:24 | 只看该作者
    可以,但要好的PLL设计才行,因为PLL本身也会带来jitter,低质的PLL会适得其反。

    该用户从未签到

    3#
     楼主| 发表于 2008-6-11 09:08 | 只看该作者

    是啊,理论是可以消除一些jitter的,就是担心适得其反。

    该用户从未签到

    4#
    发表于 2008-9-24 11:42 | 只看该作者
    可以的需要HW ENGNEER 设计电路

    该用户从未签到

    5#
    发表于 2010-7-13 09:04 | 只看该作者
    可以,但要好的PLL设计才行,因为PLL本身也会带来jitter,低质的PLL会适得其反。
    * @: W; J' u: H7 \! RAllen 发表于 2008-6-10 23:24

    ! w5 ?( ~) G6 c3 i5 K% d6 p- W1 j: F& w9 b) ]
    2 e9 i" O! R7 Z
        诚如Allen所言,PLL会将带宽以内的抖动跟踪掉,常见的PLL带宽为1~10MHz,但另一方面,PLL自身也存在固有抖动,会传递到下一级。

    该用户从未签到

    6#
    发表于 2010-7-13 11:16 | 只看该作者
    诚如Allen所言,PLL会将带宽以内的抖动跟踪掉,常见的PLL带宽为1~10MHz,但另一方面,PLL自身也 ...9 k- c3 I. g  [% C0 \
    stupid 发表于 2010-7-13 09:04
    1 U* c" f% T9 c! |7 _1 W
    + ?3 ?6 U7 w+ ]+ d0 U

    " w, l5 S0 L  j( _4 [/ O注意,PLL跟CDR还是有区别的。PLL如何将带内抖动跟踪掉?所谓跟踪,只有在CDR中,当Data与Clk做减法时才有。PLL是对输入时钟的带外抖动抑制掉。

    该用户从未签到

    7#
    发表于 2010-7-13 11:40 | 只看该作者
    本帖最后由 stupid 于 2010-7-13 11:46 编辑 * K& k& `9 Z/ p# `! F# v

    0 m$ j0 M+ I( W) s回复 6# giga
    6 N+ E2 o9 T' Q+ d1 \" V9 g; ?: L; X& `2 g+ }) c5 t2 }
    & c7 p- y( X& Q5 n
       
    - d* S( B7 f. B6 G7 }7 Y0 H    明白,而抑制的实质是因为PLL内部存在的LPF,但另一个注意的地方是所谓的Knee点的抖动传递。
    : w2 ]/ T5 t( j1 y
    1 d1 X8 T# C' n 9 n7 y: Z. {6 a+ k7 S4 r; ?9 f& B
    ! N6 q$ Z( f' @
    常见的CDR一般是PLL,但也有DLL,比如Xilinx
    ' B) X3 g8 p2 S
    * S3 K) s: j. ^" p* @$ J再举一个例子,采用81134,固有抖动大概是十几ps,但送给PLL后,表现只有几个ps
    ' O2 n$ W; @/ c) }  p ( K& F! g; {# `7 k) `' n

    5 V' W* o8 L5 W- G: _  `

    该用户从未签到

    8#
     楼主| 发表于 2011-3-4 09:28 | 只看该作者
    谢谢各位的关注,现在的实现方式基本都是APLL来实现Jitter的消除。08年的时候,由于芯片的要求比较高,而且商业芯片的性能确实也存在一些风险。
    % }  N3 S; u7 [+ T  X) P9 N- R, S; w4 H  d8 F9 b/ E
    现在商业芯片DPLL+APLL集成的方式,这个问题基本已经能解决了。而且Jitter的测量,现在也越来越重视Phase noise的指标,直接跟内部的PLL的相关。
    " [, {; B( p% E0 E) k7 A
    $ o( y9 u/ W" h- t- x2 L$ a1 cstupid ,多谢,我也在SH,不过去Lab的时候,很少能看到你,呵呵。' [& a3 H5 L( P( E" L
      I0 _+ Q- F& w8 W

    该用户从未签到

    9#
    发表于 2011-3-7 17:23 | 只看该作者
    回复 liqiangln 的帖子% \/ ~; s1 l0 @4 c9 `. N
    2 Y+ D" A" b9 v! }9 I0 d
    呵呵,随着抖动预算越来越紧张,链路中的每一部分都必须仔细考虑,而且必须持续不断的改进,才能满足貌似“变态”的要求。
    , r0 e- d/ T6 S9 N& I- a) Z$ h# Q1 d8 v7 G5 P8 L- G$ [
    在PLL的设计上,Altera和Xilinx现在都用模拟的。
    3 N% K9 B+ r$ K* ]* ~' V$ _5 H/ \1 V' x
    而相噪的测试,类似于对VCO之类的,最好用的仪器是信号分析仪。
    6 }0 A6 L0 q8 H$ n2 K
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