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时钟经过PLL是否可以减少jitter?

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1#
发表于 2008-6-10 17:44 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
如果一个时钟经过一个时钟器件(buffer+PLL),这个器件的时钟输出相对时钟输入是否可以减小一些jitter ? 有实际项目,和芯片制作的哥们给些建议。 简单的说就是同一指标RMS值,输入是10ps,而经过PLL输入变成5ps了。
  • TA的每日心情
    开心
    2019-12-3 15:20
  • 签到天数: 3 天

    [LV.2]偶尔看看I

    2#
    发表于 2008-6-10 23:24 | 只看该作者
    可以,但要好的PLL设计才行,因为PLL本身也会带来jitter,低质的PLL会适得其反。

    该用户从未签到

    3#
     楼主| 发表于 2008-6-11 09:08 | 只看该作者

    是啊,理论是可以消除一些jitter的,就是担心适得其反。

    该用户从未签到

    4#
    发表于 2008-9-24 11:42 | 只看该作者
    可以的需要HW ENGNEER 设计电路

    该用户从未签到

    5#
    发表于 2010-7-13 09:04 | 只看该作者
    可以,但要好的PLL设计才行,因为PLL本身也会带来jitter,低质的PLL会适得其反。
    : T0 W5 S. h9 i, M; _& a8 LAllen 发表于 2008-6-10 23:24

    $ p9 `& v, d1 B4 x) C
    # h0 Z2 {" ]1 g
    - F$ ]' p, I- A    诚如Allen所言,PLL会将带宽以内的抖动跟踪掉,常见的PLL带宽为1~10MHz,但另一方面,PLL自身也存在固有抖动,会传递到下一级。

    该用户从未签到

    6#
    发表于 2010-7-13 11:16 | 只看该作者
    诚如Allen所言,PLL会将带宽以内的抖动跟踪掉,常见的PLL带宽为1~10MHz,但另一方面,PLL自身也 ...
    4 Y! I* Y8 L6 b7 qstupid 发表于 2010-7-13 09:04
    4 h9 D2 M, V0 y' b

    * g9 t# M3 ~# S7 n5 H: b1 C# k8 f/ w/ A3 m" X
    注意,PLL跟CDR还是有区别的。PLL如何将带内抖动跟踪掉?所谓跟踪,只有在CDR中,当Data与Clk做减法时才有。PLL是对输入时钟的带外抖动抑制掉。

    该用户从未签到

    7#
    发表于 2010-7-13 11:40 | 只看该作者
    本帖最后由 stupid 于 2010-7-13 11:46 编辑 * x. m5 Q9 \0 V9 K5 ^
    4 o3 I1 d6 b, @5 \
    回复 6# giga % K) s+ }! B$ Z. Y1 h5 S) e" \  V

    1 M: W! M3 g, p7 o: S. K# A
    ( k- o: e- ]9 }   
    4 B% b7 V; ?# z% t! Z: d8 g7 ]0 ~- @    明白,而抑制的实质是因为PLL内部存在的LPF,但另一个注意的地方是所谓的Knee点的抖动传递。
    % w, M4 u. g' h% P) I3 W8 b
    - w! P% Q8 f/ ^! W5 I
    $ b: g! h7 u! U, u
    ! f. j& ^( n* l' p4 Z1 X常见的CDR一般是PLL,但也有DLL,比如Xilinx, c8 F- a2 C2 b7 Y! o4 i; |

    # S( V& P, O" B再举一个例子,采用81134,固有抖动大概是十几ps,但送给PLL后,表现只有几个ps4 ~8 O7 {+ X$ B; ]7 x. R# ]8 t

    5 f1 [7 X7 h1 W  W- x/ [
    : f" W' \" B1 q& \: C" M

    该用户从未签到

    8#
     楼主| 发表于 2011-3-4 09:28 | 只看该作者
    谢谢各位的关注,现在的实现方式基本都是APLL来实现Jitter的消除。08年的时候,由于芯片的要求比较高,而且商业芯片的性能确实也存在一些风险。. V: e  T, g- Q1 j, t6 A2 t
    0 g. b4 A$ B3 s0 C0 A* b& D. e
    现在商业芯片DPLL+APLL集成的方式,这个问题基本已经能解决了。而且Jitter的测量,现在也越来越重视Phase noise的指标,直接跟内部的PLL的相关。* L9 _1 T" y- ]/ p. _
    $ Q/ W; i, I0 s1 w
    stupid ,多谢,我也在SH,不过去Lab的时候,很少能看到你,呵呵。6 \( ]( q% f. H% L6 t% T8 k' n
    2 {* i# n8 C$ F( R" P  _

    该用户从未签到

    9#
    发表于 2011-3-7 17:23 | 只看该作者
    回复 liqiangln 的帖子
    2 p, t6 _0 m/ m4 \$ I7 k/ ?, Q2 S! C6 m
    呵呵,随着抖动预算越来越紧张,链路中的每一部分都必须仔细考虑,而且必须持续不断的改进,才能满足貌似“变态”的要求。
    9 M( f# C% g- a+ {8 q/ W# Q% _9 |6 m' U$ n/ Z+ D4 C
    在PLL的设计上,Altera和Xilinx现在都用模拟的。
    $ a; y' k$ H5 `+ k' l
    & \# F$ N6 `0 {! J而相噪的测试,类似于对VCO之类的,最好用的仪器是信号分析仪。
    # |) @, J: r+ K, h
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