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时钟经过PLL是否可以减少jitter?

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1#
发表于 2008-6-10 17:44 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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如果一个时钟经过一个时钟器件(buffer+PLL),这个器件的时钟输出相对时钟输入是否可以减小一些jitter ? 有实际项目,和芯片制作的哥们给些建议。 简单的说就是同一指标RMS值,输入是10ps,而经过PLL输入变成5ps了。
  • TA的每日心情
    开心
    2019-12-3 15:20
  • 签到天数: 3 天

    [LV.2]偶尔看看I

    2#
    发表于 2008-6-10 23:24 | 只看该作者
    可以,但要好的PLL设计才行,因为PLL本身也会带来jitter,低质的PLL会适得其反。

    该用户从未签到

    3#
     楼主| 发表于 2008-6-11 09:08 | 只看该作者

    是啊,理论是可以消除一些jitter的,就是担心适得其反。

    该用户从未签到

    4#
    发表于 2008-9-24 11:42 | 只看该作者
    可以的需要HW ENGNEER 设计电路

    该用户从未签到

    5#
    发表于 2010-7-13 09:04 | 只看该作者
    可以,但要好的PLL设计才行,因为PLL本身也会带来jitter,低质的PLL会适得其反。" _; y6 Y5 R/ _, O! y) ?, T
    Allen 发表于 2008-6-10 23:24

      p: i. i/ _8 Z8 \4 [* t# _/ L( _  M2 k) H* T& R: f

    ) _$ E% O  |( e4 L) m% W; k    诚如Allen所言,PLL会将带宽以内的抖动跟踪掉,常见的PLL带宽为1~10MHz,但另一方面,PLL自身也存在固有抖动,会传递到下一级。

    该用户从未签到

    6#
    发表于 2010-7-13 11:16 | 只看该作者
    诚如Allen所言,PLL会将带宽以内的抖动跟踪掉,常见的PLL带宽为1~10MHz,但另一方面,PLL自身也 .../ \% N3 ^* D* L! v% R0 X$ v
    stupid 发表于 2010-7-13 09:04
    6 k. }" r# m9 @) e8 h
    ; ]" T5 \- n3 U* w- M; H

    3 h. F$ j) l! ~! ?: v: }注意,PLL跟CDR还是有区别的。PLL如何将带内抖动跟踪掉?所谓跟踪,只有在CDR中,当Data与Clk做减法时才有。PLL是对输入时钟的带外抖动抑制掉。

    该用户从未签到

    7#
    发表于 2010-7-13 11:40 | 只看该作者
    本帖最后由 stupid 于 2010-7-13 11:46 编辑
    % H0 j( O! X" D6 m4 y6 q
    ) Z2 p& Y; J. @  i$ a0 k回复 6# giga 5 W2 d3 U  R+ Q  p
    7 \5 x6 A" `2 p' e
    8 U8 A- N+ E8 Y/ a, x0 h- d$ ?& n. `
        & t# I4 o- a5 i) ~
        明白,而抑制的实质是因为PLL内部存在的LPF,但另一个注意的地方是所谓的Knee点的抖动传递。
      n6 u9 z+ J8 b9 t
    * Q- K- q  @3 r: c8 P4 [+ R8 | 4 q2 o" V- j3 o+ P
    9 O, G: G2 u+ }/ ?
    常见的CDR一般是PLL,但也有DLL,比如Xilinx0 I! i$ ?$ ]& s0 h, C5 e

    & i0 t4 |  R+ p2 y再举一个例子,采用81134,固有抖动大概是十几ps,但送给PLL后,表现只有几个ps, `  k2 L9 M( r' w& D

    * z1 }# W+ E  P' }4 a7 o
    0 |! ?. N7 o" b! @9 a

    该用户从未签到

    8#
     楼主| 发表于 2011-3-4 09:28 | 只看该作者
    谢谢各位的关注,现在的实现方式基本都是APLL来实现Jitter的消除。08年的时候,由于芯片的要求比较高,而且商业芯片的性能确实也存在一些风险。9 v: x$ w* e# h% X, A' h! D2 G* E0 L

    : |: q. F. O. a. ]# C. @8 M- j3 r现在商业芯片DPLL+APLL集成的方式,这个问题基本已经能解决了。而且Jitter的测量,现在也越来越重视Phase noise的指标,直接跟内部的PLL的相关。/ w  n; u9 ?7 _4 E: W! j
    4 U1 R1 b& o" ~8 U& T
    stupid ,多谢,我也在SH,不过去Lab的时候,很少能看到你,呵呵。# S$ V% ]8 n) B. I% o
    ! I: Z% b+ M4 t: x" I& T

    该用户从未签到

    9#
    发表于 2011-3-7 17:23 | 只看该作者
    回复 liqiangln 的帖子8 k/ x6 M$ b' K5 j% q( j

    ; \' C% L# o: k$ n3 }5 @呵呵,随着抖动预算越来越紧张,链路中的每一部分都必须仔细考虑,而且必须持续不断的改进,才能满足貌似“变态”的要求。5 S/ _( u& r2 {" e" S4 d7 d+ ~8 D

    2 B7 _% J" V5 g- H1 e0 o' t% c在PLL的设计上,Altera和Xilinx现在都用模拟的。& s- t' l0 ], e
    % F+ \" \. w% f# @: s, ?
    而相噪的测试,类似于对VCO之类的,最好用的仪器是信号分析仪。! L2 c2 |8 J0 C; T) S" ^" [; r: }
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