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PSpice Model Editor建模（三）

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thinkfunny

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发表于 2021-5-24 10:17 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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9 L9 w6 h9 R4 K+ G* ?$ h  F
（三）打包子电路建模
' q- m) T+ U* f3 W在电路系统设计中，往往会用到许多重复的模块电路，为了方便每次的调用，我们可以将这些常用的模块电路打包建模，这样调用起来就会非常方便。下面就以一个LDO的例子来介绍如何进行这种方式的建模。
9 D( o0 R  L4 D（1）需要打包的LDO原理图如下图左半部分所示，将其核心部分提取出来，如右半部分所示。# C7 Z/ v) _' W% y
; w* E5 }% Z6 n

, s" M1 W8 t" N! S* ~& V5 E- Y. U  l( P1 L
（2）提取出核心部分后，在输入输出端口上标上相应的网络标号，这个网络标号以后就成为所建子电路的引脚名称。然后创建该模块的网表，如下图所示。
& ?( M! P( c: y4 r. {* }: n ' n! {/ H' e* {1 A
9 U* `3 y8 c5 c- E" p- L
2 j  d$ J: s! D$ R& P, C

- W2 r5 W3 m' K; Y/ g（3）新建.lib文件，将生成的网表文件copy到新建的.lib文件中，并加以修改。修改主要是添加子电路名称和引脚名称。. h/ V$ X5 m! y3 M) S! K+ _
3 F# X4 }  D2 }: a6 ~
* B  \1 ?: c" u4 Y( e/ T
8 H! G. }& t+ X6 q' B0 l" E* y! N

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yin123
  • TA的每日心情
    怒
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    [LV.1]初来乍到
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    发表于 2021-5-24 11:21 | 只看该作者
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    regngfpcb

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    发表于 2021-5-24 16:10 | 只看该作者
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    uiabluqp

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    发表于 2021-5-24 16:14 | 只看该作者
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