TA的每日心情 | 慵懒
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本帖最后由 fordies1 于 2020-8-26 09:57 编辑
% {4 V$ a( Q, a+ k, a9 c- j
: h& ]( |: I1 x3 MPoP(Package on Package)堆叠装配技术的出现更加模糊了一级封装与二级装配之间的界线，在大大提高逻辑运算功能和存储空间的同时，也为终端用户提供了自由选择器件组合的可能，生产成本也得以更有效的控制。对于3G手机PoP无疑是一个值得考虑的优选方案。勿庸置否，随着小型化高密度封装的出现，对高速与高精度装配的要求变得更加关键。相关的组装设备和工艺也更具先进性与高灵活性。元器件堆叠装配（Package on Package）技术必须经受这一新的挑战。
4 H% S+ l& N0 n& h" L4 x6 C6 \封装结构
& u% e) u! Y9 H; u元器件内芯片的堆叠大部分是采用金线键合的方式( Wire Bonding), 堆叠层数可以从2 层到8 层。STMICRO 声称迄今厚度达40 微米的芯片可以从两个堆叠到八个(SRAM, flash, DRAM)，40 微米的芯片堆叠8 个总厚度为1.6mm，堆叠两个厚度为0.8mm。
% ?2 X0 _6 ^& n2 ~0 R器件内置器件(PiP, Package in Package), 封装内芯片通过金线键合堆叠到基板上,同样的堆叠通过金线再将两个堆叠之间的基板键合,然后整个封装成一个元件便是PiP(器件内置器件)。PiP 封装的外形高度较低，可以采用标准的SMT 电路板装配工艺，单个器件的装配成本较低。 但由于在封装之前单个芯片不可以单独测试，所以总成本会高(封装良率问题)，而且事先需要确定存储器结构，器件只能由设计服务公司决定，没有终端使用者选择的自由。
5 C# S- _5 d) F7 ]" [( P; }) d% P3 Y6 S元件堆叠装配(PoP, Package on Package), 在底部元器件上面再放置元器件，逻辑+存储通常为2到4 层，存储型PoP 可达8 层。 外形高度会稍微高些，但是装配前各个器件可以单独测试，保障了更高的良品率，总的堆叠装配成本可降至最低。 器件的组合可以由终端使用者自由选择， 对于3G 移动电话，数码相机等这是优选装配方案。
; Z- Y3 h4 _ n/ L- S5 t9 Z1 ]$ A各种堆叠封装工艺成本比较/ C# N6 t5 e, H
电路板装配层次的 PoP
% _; v/ x3 r1 Y4 w8 v1 I- WAmkor PoP 典型结构
- z1 O. H/ Y r# s底部PSvfBGA(Package Stackable very thin fine pitch BGA)3 s8 I; t$ P0 O! q) j- G
顶部Stacked CSP(FBGA, fine pitch BGA)
L( Z4 X& L9 T底部PSvfBGA 结构, N: m& w5 Q, L5 v
外形尺寸10-15mm' b/ [8 C0 Z$ @8 Q) A/ x4 {" B3 D
中间焊盘间距0.65mm，底部
7 E( W* H0 J( d 焊球间距0.5mm(0.4mm)% o; U' D' c* a( {0 H% B: U+ S2 M
基板FR-5
9 P8 \% K4 P/ [8 R2 z 焊球材料 63Sn37Pb/Pb-free- N ^2 I E* C( ?8 S
顶部SCSP 结构( s5 ~- o0 x3 S; c$ S+ I- E# p0 S
外形尺寸4-21mm/ X+ l) [ b/ X9 z5 Q% Z
底部球间距0.4-0.8mm
" \+ m# Y& `- P5 I% ]; D基板Polyimide0 _' Y* o: [' s; C' X$ v
焊球材料 63Sn37Pb/Pb-free4 O% t, S- u) `+ K: x
球径0.25-0.46mm
. m2 E, K) w. S v8 \) |! X底部元件和顶部元件组装后的空间关系
9 W6 s& h, m# m* Q9 WPoP 装配的重点是需要控制元器件之间的空间关系，如果它们之间没有适当的间隙的话，那么会有应力的存在，而这对于可靠性和装配良率来讲是致命的影响。概括起来其空间关系有以下这些需要我们关注：( i. v; V* o& q0 J8 P
底部器件的模塑高度(0.27-0.35mm)
* l A* a! t5 a 顶部器件回流前焊球的高度与间距e1
" }$ \8 e* m' g. c- U回流前，顶部器件底面和底部元件顶面的间隙f1
0 b, u( E1 l& }6 }顶部器件回流后焊球的高度与间距e2
" Z) p+ k- z, R( o8 C回流后，顶部器件底面和底部元件顶面的间隙f2
! @; H. \. a3 W$ ~而影响其空间关系的因素除了基板和元器件设计方面，还有基板制造工艺，元件封装工艺以及SMT 装配工艺，以下都 需要加以关注的方面:4 `' { L( E: Z' ~. T% [9 s
焊盘的设计1 u0 \ A$ N0 O. C# U; S% d& h
阻焊膜窗口, f: Q# p1 [0 B! k5 E, O
焊球尺寸4 ]" s. f+ j8 o) @
焊球高度差异
, y& P- M7 j) c" T: I$ v 蘸取的助焊剂或锡膏的量
; p, _4 m9 X2 F, I- M/ G1 H6 x& F 贴装的精度% i# ?2 o& G9 _8 n9 L/ ]& i, u
回流环境和温度
0 l: s7 j ^7 `% y- ]# Y元器件和基板的翘曲变形4 U' O* L/ D/ i3 F4 [' U' r
底部器件模塑厚度
" W4 I8 @ A: r' g& z; H
& d0 F+ ^1 w6 @3 _SMT工艺流程
X' h+ L- A5 z4 A- y& r1 \典型的SMT 工艺流程:
3 S# W$ f& K4 k! A1. 非PoP 面元件组装(印刷、贴片、回流和检查)+ K2 p4 Z1 }; z2 N4 R
2. PoP 面锡膏印刷
% q; Z4 n) G) J* w# B- `1 j3. 底部元件和其它器件贴装
* w9 i/ p, K8 o4. 顶部元件蘸取助焊剂或锡膏
, V& Y+ A# I4 F4 Y; {( f S5. 顶部元件贴装
7 t- a3 p' n8 S' p3 \3 J0 q6. 回流焊接及检测+ u, Z: i. W; v5 P
顶层CSP 元件这时需要特殊工艺来装配了，由于锡膏印刷已经不可能，除非使用特殊印刷钢网(多余设备和成本,工艺复杂), 将顶层元件浸蘸助焊剂或锡膏后以低压力放置在底部CSP 上。7 r3 G1 i: \% @4 c0 y/ V
5 k. n) h1 F7 y2 D& e |
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发表于 2020-8-26 09:55
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