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本帖最后由 uperrua 于 2019-8-12 17:41 编辑 5 d4 D" e$ ~' k
/ x" z8 x) ?7 u$ v9 v
Xilinx.com 和 Xilinx 技术文档中的常用术语定义' m6 d" }5 l" B: c
请浏览以下术语表，或选择下列术语之一：
) c0 ]* X3 N" p1 p0 N8 Y0 \, O& B1 A" J) g7 N
3 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z
* t( N' u* H9 |3 j6 l3
# z6 a1 V# H }( H! Z3G
+ L+ a! U8 ~& h0 t第三代0 y" x7 M; W) v/ ?
2 s( {: x6 V! [' p3GPP
: Z1 H, Q) Q/ i$ \+ I4 n第三代合作伙伴项目1 B9 u; D9 n7 E$ E1 z
4 t8 f) `' `: m8 A三态缓冲器
1 y: g* x2 q3 a一种缓冲器，可以使输出信号端处于高阻抗状态中，从而避免该信号与其他输出信号发生冲突。
U/ U0 V* O* X) B& _
& `7 k8 }; A( N2 R1 v5 b. e2 E+ f0 X* CA
8 _! ]7 O$ @" ?% S: r, a }% [ACK
9 ]( w" j* A% t# ~4 J确认 X+ z/ S& k Q, a- q" \) b' W" ?# i
! Y. G* l3 i, d+ W _邻载波泄漏比5 |: Q9 @8 S6 g! \0 D+ {% l
# U: ?- c8 S; t1 _) f
ACP; s B% J; `3 I/ @ P+ ]% w
- 加速器链接接口
- 邻近信道功率7 |. ]3 x. D4 N: H# B! |& k3 ?
; @& C4 j, l( B. D
( }4 M& [9 f9 h6 C1 ]- w/ o+ a7 u
ADC
e6 n- b/ J3 T! S模数转换器! g: y9 N, Z" Q' I3 c
+ Y5 `! u) B. T- v7 C地址
: G& z6 p7 w. c+ q; O1 t, U# a存储（如寄存器或存储器单元）位置的标识。
/ S0 A! ] t# d3 U! V
6 _, U0 Q7 y! wAER. l. F! K9 I e+ E1 `
高级错误报告
: d$ s; R4 O' O) n6 ]5 b
, }6 ]6 k! Y8 z- s9 F, r5 m3 w6 QAFIR
1 D# Y% z+ @3 ~* o9 O! X接收过滤器 ID 寄存器
, f7 n- F7 v' h0 H$ m. _. ?: O2 U0 l* p4 q
AFMR
, f1 o( n" ~3 {& d接收过滤器屏蔽寄存器 D5 `4 ^( j% n' X
6 r6 n) i6 k( X0 _8 t& e; y& FAFR
# P* r' ?2 Q' \$ u- B; j接收过滤器寄存器; k' T3 g" L- G* B8 P
3 U) M% R% S' U- \/ e" G
ALM$ z, \$ _: l2 H0 l
警报
% m* Z/ Z0 L# v1 x3 Q; @* W5 p$ S7 I* e9 b
ALU% E/ r5 a6 d- q7 m* S; _
请参见 算术逻辑单元.
7 C7 ]6 D/ `; j. R: o4 L0 K( B( x4 b
AMBA
6 d3 u9 c, x F G7 K' H/ t% D高级微控制器总线架构。面向高性能 32 位和 16 位嵌入式微控制器的片上通讯标准。
% d8 C* p: Z2 X" ~) U! q, i2 F5 u8 S% `8 g( b
AMP
, B0 X6 |4 Q/ p5 w$ l非对称多重处理通常，CPU 有独立的操作系统，资源共享。应用于 Zynq-7000 All Programmable SoC。, {) T. l( k' T$ y |
# c$ _' t2 z+ G' vAN
1 G% Z5 w6 U. L+ d$ x' B4 z自动协商机制9 t6 r9 |- s# w: i( b6 p ]
/ A/ G- w4 n( h; C1 t
注解) \5 A0 G: i q1 i8 b( u
在原理图中插入仿真值的操作。
2 c# R$ Y+ B: W) n
& U: j$ P* C0 a. T) a6 L1 NANSI
* k7 Y' Y u/ i4 p G' Q美国国家标准学会 R; `% x: b% Y" Q
5 w1 @/ P# g g
反熔丝" G R1 `. |. G& j# I
是一种通过短路特殊电阻来对连接进行永久编程的器件。
[# o( B& |* R3 p4 v- D: y& v9 A! y+ }) Y; J' N
AOSR5 |' [+ A1 v5 }' c4 H
警报输出状态寄存器
! u8 G7 C P* L5 C( w* r! e. R* R9 z) d! ^
APB
1 m$ t5 k' q/ X c# O" h高级外设总线: Q# n+ r: I' B. L
8 V/ O3 U7 U6 r, IAPI# t7 o# h2 P; Z$ a- _
应用编程接口是由特定软件供应商开发的一组软件库，允许第三方软件程序与该供应商的程序进行连接。
: `# l) I& d9 N3 ]' n% g
% }- |, k* w- I& \ ?8 d0 C6 [APP1 D( ]0 r# X' P! P
应用
1 |1 w" y6 y# n4 C- H
) O3 F% q' M; w1 W! Z! eAPU
5 ]- u [8 g5 d$ [# d应用处理器单元! N7 F0 m$ V3 N# j- K! ^$ L
, g4 P( n: A3 B架构
. o" J* F e6 y) }2 l" v可编程集成电路系列的通用逻辑结构。您可以在不同的制造工艺下实现相同的架构。, s6 a' R0 b$ [1 o! h( n
9 Y& P4 ?8 a- j4 m架构向导
' _0 b1 l1 o# {( D* f2 p7 L一种图形应用程序，您可以使用它来定制数字时钟管理器 (DCM) 和串行收发器。它会为所有受支持的综合工具生成 HDL 文件。它还可以为 DCM 计算抖动，并为串行收发器实现通道连接。您可以在项目导航器 (Project Navigator) 中找到该应用程序。
! u" p' `5 A! D+ [2 n( L& {% v: ^
8 `8 B' t" r3 b" a. F) |7 {2 PARD
: D5 H \5 c8 e* t地址范围定义: a8 D/ l$ A4 X2 \# u
" G" l% L: w0 }- u+ ]
区域约束8 ^1 P, i# a6 q% i# K9 V
区域约束是由用户或综合等流程创建的，它可以指导优化过程在设计实现期间的实施。
* Q& G% J2 d- o- g) Y: f ^# g8 {( h4 ]. |( v$ X8 V. l$ T, r
使用面积与速度的估算; {2 Z( R& F- w4 m0 N5 W' F
提供有关设计的使用面积与速度之间利弊信息的过程。综合工具可以使用该信息准确地评估这些利弊。! a8 B& N/ L8 H( E- Z
& f9 j+ k- x8 V, L1 X' Z
ARHT
6 x8 s, o, t c自动重载/保留- Z% `: o6 f3 F( A
/ h' d8 A* r; S6 N2 E8 ?2 ~" p
算术方程
7 T% v) a5 h: D* k9 d# T, \5 ^: L用于指定 Xilinx® cpld 的特殊算术功能的方程。
4 g5 d( r5 F3 X
4 G& G- p; ^* ^; v算术逻辑单元 (ALU)
, R+ H4 O/ m; \$ {; b" ^是一种逻辑功能单元，用于执行算术计算，如加法、乘法和比较运算。ALU 是中央处理单元 (CPU) 的一个组件。( w) Q$ J, |$ _7 m! ~ r
% S. O+ ~0 a6 \# }
ARM Processor9 F" A* v5 T/ O8 L, y) h
高级精简指令集计算机处理器。ARM Holdings 开发的32位精简指令集计算机(RISC) 指令集架构 (ISA) 。
: h# I$ B; S/ S I2 C& k; l9 X8 C9 V1 L _7 @; N5 r7 r" n4 P
ASIC
% Z" l I/ v M7 d% M! h专用集成电路。 根据特定用途定制的集成电路 （vs 通用型）。例如，仅仅用于运行特定制造商手机的芯片就是一个 ASIC。完全由用户定制掩膜制造的芯片，或者部分由定制掩膜制造部分由门阵列组成的芯片。
V& S# Y6 R- u$ O- I# W6 S
" J, z. `% x& d' w6 M/ x! `! ?封装地, U) E8 h& ]! {1 y
封装材料会因供应商而有所不同。在某些情况下，Xilinx 会利用多个供应商，因此在必要时会列出每个供应商所使用的封装材料。要找到适用于您的器件的信息，请参考物理包装上的顶部标记。您还可以从材料数据申报数据表 (MDDS) 中获取该信息。
/ C7 C5 u+ p3 C& l0 p$ R# V7 D1 ] h
D# h2 n" V' Y; n- 装配 A：数字“A”或“F”作为第一个字符出现在包装顶部标记的第四行中。
- 装配 R：数字“R”位于包装顶部标记的第三行中。（如 VQ44ART0233）。
- 装配 D：数字“D”作为第一个字符出现在包装顶部标记的第四行中。
% N; x! i% K% U) J- h2 \- ~6 b1 K
. C2 d) V5 [7 P- J" |, Z2 r+ X! p
断言
) I. l- b# o2 ]. F" `! H警告信息，在仿真和预期值中出现不一致时会激活该信息。系统将支持用户定义断言和自动断言。
: e% r# ~) f( t( B: a) ?. l! `4 B
: N% H; g# E! A7 Z! e! ~+ [异步调试
! ~& O0 h% j, p% x是一种调试模式，在该模式下将不依赖系统时钟来采集数据。3 u8 N" [/ E9 |
9 i) y0 b3 K0 V异步逻辑, h9 [) E, ?4 G8 W2 Z& f
其变化状态不依赖于时钟变化的逻辑 是一种信号，在断言与时钟无关的信号时会立即执行其预期的函数。
# ^+ H6 \$ V- w% T7 \
; W. k3 g8 V2 i; a) L9 d& w0 m3 O3 E异步寄存器
) |2 W) H2 ~* p: W7 Z7 R是一种寄存器，其状态变化不依赖于时钟的变化。
& p g x* P! v7 B, n! M, B, G
# h3 J8 e& Z1 T4 o% B异步传输模式 (ATM). a! J; |5 [5 M. d U8 r) w. i
以固定大小数据包的方式在高速电信通道上传输语音、数据和视频的方法。
- g ?2 z7 p5 d @
2 _+ Z i; O, wATM
) {) _( g/ S9 t3 |$ A查看 异步传输模式/ J$ ]# U" b* g; H' v! b% ~
7 S6 _2 `& ? b! j% B" T$ R( M* _9 g. L属性/ s! K, l6 a1 f( [) _) \
位于 FPGA 或 CPLD 原理图中的符号或网络上的说明，用于表示其位置、实现、命名、方向或其他属性。! s+ b) m8 y! ^( o' c4 d7 p1 G
* |. X! d1 n) @AV
9 x; `! V j( f( p视听4 @2 u# L+ j" s$ v3 P. n3 C% V9 V
' x( b" a# s9 {( v" I0 k# [( KAVB
3 S/ E2 d6 J) I7 o4 p1 m音视频桥3 q0 f1 n% G( s3 Y
5 O; y- l- o" ~8 L2 c( n; cAXI
" L9 g5 B2 P, P! L- r Q; T高级可扩展接口协议. 针对于高性能、高时钟频率系统的总线协议设计并包含众多特性，使其理想适用于高速亚微米级互联。! W, c" g, O7 @: K& S
. |( i5 r7 H; P X/ O- zB y% h3 ^% C5 t; `
3 |& b( D( q( s# q H7 E2 v6 n( q$ z
逆向注解
" B2 i+ P+ K- Y7 j( P将布局布线以后的时序信息反标回网表。
3 p& T2 [/ R. u! g# I N; ^6 X K
; X* L; B5 l6 E0 d/ ]BAR
9 P- w8 A5 W+ ]! s基地址寄存器
, I8 i7 F8 G# b* J. a( h9 {( a6 i9 F7 F/ i- h
BBD 文件
; ~) o+ |# B, H5 _7 V; j% ~黑盒定义文件。BBD 文件会列出外设使用的网表文件。
# G8 V, I" N5 v; r2 d* t* Q! @, X K+ p( J' ^2 _: T
BBRAM5 E9 v0 e$ V6 B2 x
电池供电的 RAM, v9 E7 d9 h0 I1 o
- |* ~1 @/ }" `+ W; }
BBU
, z5 C( v* B+ Y& Q; }5 @8 h9 v基带单位: s9 E' @( T: {8 `
) Q: s3 \ ]5 q5 O$ E" ^8 WBCH
7 k. y" M( W5 u& d" o! @广播信道
+ ?& s$ K1 D+ w5 E: Q. e/ N/ @
* g8 X( H- N FBCR
+ _; P J5 D4 J' [桥控制寄存器
R( ]* n3 X3 I2 H1 |9 C \
, U, j9 a' ` d2 H2 UBE( z% |( i+ D5 ?5 ~( J
字节使能; G" \, j+ d6 @! {. u( r% W
8 X$ O$ o6 N/ T( L% o
行为: k% \9 c4 t& Y, ?
进程语句中指定的一系列顺序语句。% [- N: }, k4 d y$ `
" l L3 f( }7 t' w5 k
行为设计
, u8 E5 C( T3 N( V9 m. F$ t基于文本而不依赖于技术的设计，它将高级功能性与高级信息流融合在一起。
: \% A8 Y. m: Y
. A9 P* O- }6 @* A行为设计方法
2 e: g" D* w; P/ u2 a" b {使用文本语言而不是互连符号原理图来定义电路的方法。
% V. d4 D8 L. q; N; O+ ]: P
$ z5 l8 U( `3 x, k行为仿真
4 _0 K7 k6 s1 ~0 @. D: D0 H通常会在使用硬件描述语言 (HDL) 输入的设计中执行行为仿真。 在 HDL 设计的预综合阶段会执行此类仿真。功能性仿真会检查 HDL 代码是否描述了所需的设计行为。行为仿真是一种仿真过程，将通过解释定义该设计的方程来执行仿真过程。方程不需要转换为表示这些方程的逻辑。# `3 H& P$ t: W) F$ V
5 U5 p3 e% @) g6 p
BEL 布局约束9 B' @) ~! l! [# t# d
可以为已将布局站点分配至逻辑器件门的叶级实例分配基本元素 (BEL) 约束。在分配 BEL 约束时，会导致 LOC 和 BEL 约束“固化”并写入到为该实例导出的 UCF 文件中。这些 LOC 会作为其各自分配站点中的矩形或站点中的逻辑函数符号显示在“器件”视图中，具体要取决于缩放级别。
: n3 k) w3 D; D0 k$ i6 U- \. o$ n
BFL
7 n1 y9 o, j2 S1 c/ i总线功能语言
7 F/ Y2 O3 g! `" N7 t6 f
$ I! ^# |# b: ]/ \0 d' KBFM
+ E0 l. m' R6 n. g' y* N2 t总线功能模式# N5 y5 J. m, E+ p+ [
7 ~6 D! o% q6 f& A4 Z- ^BFN
: ~' J$ l) w$ u9 Q- q/ f4 `' y3 nB 帧的数目9 j$ f0 ?- N8 A r* z/ h
* P7 k1 |$ `' K8 e k. _
BIER
' `' x# } |- s Q3 n+ A桥中断使能寄存器+ w" _; ^4 z& K) ]$ D
" U h! C/ j7 G6 W二进制计数器& ~; @1 ^* M) j
在基数 2 中实现的计数器。
& G. u ?9 Q9 G7 a4 ~. x$ R# Q
( f @ D P4 C) W* F% x/ }- _( F二进制编码6 g% \* n, H1 W
二进制或最大编码是一种状态机编码类型，它使用最少量的寄存器进行状态机编码。每个寄存器都会发挥其最大的功能性。
; N3 j$ x3 ^' z
. U* w$ q% D; i+ B3 i$ N* s2 IBIR
- _; G Y( I: y! [. J桥中断寄存器
6 {1 _& Q* b: S6 z+ _7 o
7 E# ]' o. s. t2 {BIT 文件& E- V4 K. v. A' s* a
比特流文件。- g: S# _0 G. d3 O( O4 H* y! |
6 |( c. d' x# |/ T; KBitgen. _; j4 }& y z6 g' \
是为 Xilinx 器件配置生成比特流的程序。BitGen 会将完整路由的本地电路描述 (NCD) 文件作为其输入，并生成一个配置比特流，它是一个带有 .bit 扩展名的二进制文件。
2 U; u+ c& |/ e8 s' \, L6 }; y
1 Z2 _; e9 b* r! pBitInit' x9 ?% ]1 T) `5 ]8 r- J2 J7 u
比特流初始化工具。会在 FPGA 上初始化处理器的指令存储器，并在 FPGA block RAM 中存储指令存储器。
" H7 B; ] ~5 S w5 w
' I& B, ^0 n# G3 Z* B比特流* [" r |4 i* t+ }! @9 n
比特流是一种数据流，它包含器件逻辑的位置信息，也就是可配置逻辑模块 (CLB)、输入/输出模块 (IOB)、3 态缓冲器 (TBUF)、引脚和路由元素的位置信息。比特流还包括空的占位符，它们将使用读回期间器件发送的逻辑状态来填充。仅触发器、RAM 和 CLB 输出等存储器元件才会与这些占位符相对应，因为其内容可能会从一种状态变为另一种状态。在将比特流下载到器件上时，比特流会配置器件逻辑并进行器件编程，以便您可以读回该器件的状态。比特流文件的扩展名为 .bit。
+ q# m8 N. v) q
: Z2 O3 V3 B/ J( S& l# L( B模块( a2 c+ G) i3 b- b( W/ t* s& J
- 包含一个或多个逻辑函数的组。
- 原理图或符号表。系统提供了四种类型的模块：
* ]1 w; K* R8 w* f1 c
1.复合模块表示该设计是分层结构的设计。复合模块是表示基本原理图或网表的符号。
8 l) t1 J! m2 } [, b; h 2.模块化模块是不具有基本原理图的符号。模块化模块也称为基元。
( x7 x' U( n1 ~; I! V; T; |0 g 3.引脚模块用于表示原理图引脚。
}1 v! m, ^$ J- V 4.注释模块是没有电气连接功能的符号，它仅用于技术文档和图形中。2 Y$ @# C+ v: [6 o9 Q
# E& K- S9 V4 T* w5 |6 E4 C" x6 s
$ ]! E# n: S) {block RAM4 Z1 R5 m7 `; C6 M! c# t
内置在器件中的随机访问存储器模块，它有别于分布式的、基于 LUT 的随机访问存储器。6 s$ E0 k, N4 x& @9 n! q; Y9 f; M
+ w. K" e$ y. `4 X/ T8 FBMCA
1 k6 l# d* ?" o. g" k2 H) w最佳主时钟算法7 {' m: }+ m: a# e/ s# `! F
9 _1 n+ f' [9 R& F: m; _9 J
BMM 文件7 s& t8 G1 w# E% C8 v, N. R! ^$ E
Block RAM 存储器映射 (BMM) 文件是一个文本文件，它对各个 block RAM 如何组成相邻的逻辑数据空间进行了语法描述。Data2MEM 会使用 BMM 文件将数据转换为正确的初始化格式。由于 BMM 文件是文本文件，因此您可以直接编辑它。
. p. n' q) V! `( N! h4 p% E
8 [; Q( h" F8 o. w5 M, v自下而上的设计
6 ^& D1 b, {% l' k6 s4 i6 q+ V. z; F是 HDL 的设计方法，其中已定义的 HDL 模块会合并到一个所需的整体设计行为中。并且，首先会完成设计的最低层部分。仅在完成低层构建模块后，才能完成设计中的更高层模块。此方法通常用于原理图采集程序中。$ o* ?7 i! @( p/ T& B1 U' f
0 |' z- c. T: c! ~. [4 y边界扫描) o5 |) l- f1 C5 u8 A2 ~8 ~5 r
对电子组件进行板级测试所使用的方法。主要目的是为了测试芯片的 I/O 信号和 IC 之间的互连。 边界扫描是一种方法，它通过称为测试访问端口 (TAP) 的标准接口来观察和控制所有新芯片的 I/O 信号。边界扫描架构包括四个专用的 I/O 控制引脚，IEEE 规范 1149 中对此进行了说明。
0 K9 z$ Y. V4 }' N! R$ P: s2 |& j
+ }: f' o" f9 }- }3 w. w/ _* T断点
2 Z2 k- [* U9 l; `- ?! u是一种条件，仿真器在此条件下会停止执行仿真命令。$ u* h B0 D* ^+ n
5 L: O0 ~4 a4 I* C _
BRG: S% Y( u, _ ?$ Q$ a/ K' _
波特率生成器
! S c9 y' K0 H9 J
; s* z% E" U3 R( q% IBRPR5 j6 Z4 s* O) v: O) v
波特率分频器
& f* F( D* a7 k7 ]) a8 Z" Y9 B, H- S6 I3 I! B5 c/ |9 |& J, \; \) ~
BRR
4 A, M! b5 B5 `% m: {缓冲区就绪寄存器
, _7 }+ X# Z# J, `! R3 `- S- ^" P6 T" V
BSB9 `3 V1 o& {# s' j& O- ^
Base System Builder。是一个向导，用于在 Xilinx® Platform Studio (XPS) 中创建完整的设计。BSB 也是在 Base System Builder 中使用的文件类型。
0 T0 E6 ]+ ^# E8 P
/ o) ?. V8 \3 ~. q: ZBSP
" u# F" p$ Z; j板级支持包/比特流处理器
5 r- p8 Q1 y* n! w' i: R
4 A9 N" U9 y/ F) b' jBTL
0 A4 B" W3 k! j* K位时序逻辑: H6 ~2 X9 m. {; \' Y1 Y
. D# D$ n0 {- B# x1 e
BTR
# ~+ E5 v' ]" k% U$ z位时序寄存器0 Q9 ?/ N$ \" l/ M
1 n0 e* ~' {# l7 C% [* VBTS V+ w) l. v0 e: v7 S: E
收发器基站! k+ n7 K; \3 D% { @
3 [3 |2 ^0 E# X9 @
BTT
P6 f/ b4 V8 f4 X字节传输6 f& e @7 r3 `0 k. Z
e: {; M$ T. y" @缓冲器" Z/ w; O: Z+ T2 u2 f/ i$ q
用于增加弱信号电流或驱动力，从而增加信号扇出能力的一个存储元件。& Z* P" a" j4 Y- N4 E( J# J! Y1 d
! E Z7 h5 X! _9 C3 RBUFG
3 X2 l' w' ?1 j; m# qGlobal Buffer (Xilinx® FPGA 元件)
4 I+ [3 A* {# V5 j# ]$ W+ @, j" r
) `: ]; [" Y9 F3 NBUFT
0 ?% q6 X h6 D. e L q三态缓冲器。
! |; K% y, Y- _, F. Q) ^; y: u" T4 Y$ ~- ~
基于字节的 PROM
6 P _: m- _" W5 J" M可编程只读存储器 (PROM)，一次输出一个字节数据。" C7 k) V+ _3 s/ A; {8 o, H
$ w+ K9 v$ W+ w) ?
5 c7 V) O L& Y. S$ t7 d1 n4 }: o ~ z* |5 O
|
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发表于 2019-8-12 14:06
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