|
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
半导体产业正在迎来下一代存储器技术的新纪元，几大主要变化趋势正在成形。这其中包括磁性随机存储器 (MRAM) 的出现。我将在几篇相关文章中介绍推动MRAM 得以采用的背景，重点说明初始阶段面临的一些挑战，并探讨实现 STT MRAM 商业可行性的进展。/ E$ C1 q' \0 K7 K2 }: C# q V
) c. [% q. M$ w3 a
应用材料公司为实现 STT MRAM 的制造提供了多项重要创新，包括基于Endura® 平台上的PVD创新以及特别的蚀刻技术。利用这些新技术并借助梅丹技术中心的设施来加工并测试器件阵列，我们验证了 STT MRAM 的性能和可扩展性。
- H3 ~+ r# I/ @3 o- n5 @3 f% ~3 F' k
如今，除了逻辑元件和其他专用电路元件外，典型的微控制器 (mcu) 包括用作工作存储器的 SRAM 和用作储存存储器的闪存。当前业界遇到的闪存问题是，要将浮栅 (FG) 的制造工艺对逻辑门性能的影响降到最低（图 1）。为此，制造商通常会使用多达 10 个的额外掩膜层，这必然会增加其复杂性和成本。在 <28nm 的节点， 逻辑部分的工艺将迁移到高 k 栅介质/金属栅极(HKMG)，由于 HKMG 的热预算有限，将导致工艺集成更为复杂。* J/ E. Z [3 k5 [6 _
/ e% F; A5 |7 E+ ?![]() + p+ f1 n5 a$ W2 {# n
图 1：带闪存（左）和 STT MRAM（右）的 MCU 集成方案
- F( }; o ^' j- N9 k6 d4 i- K6 k
另一方面，在后端工艺 (BEOL) 中集成自旋转移矩 MRAM (STT MRAM) 较为容易，只需要3个额外的掩膜（图 1）。此外，与 STT MRAM 相比，闪存的能耗较大。STT MRAM 具有前景的特性（快速、非易失性、低功耗和在低温下易于实现 BEOL 集成）使大多数主要逻辑和存储器厂商开始逐步开发 STT MRAM 技术。除 MCU 外，由于 STT MRAM 可以实现相比于 SRAM 更高的密度，STT MRAM也正在被开发用于取代 SRAM，用作 <10nm 节点的最后级缓存。 T! L4 ]8 T$ ~8 V" m6 C
; b( Z& x/ l2 RSTT MRAM 的每个存储单元都由磁隧道结 (MTJ) 组成，其最基本的形式是由夹在两个磁性薄膜（约 10-30Å 厚的 CoFeB）间的薄介质隧穿势垒膜（约 10Å 厚的 MgO）组成。在 MTJ 堆叠中实际有许多额外的薄膜层（参见示例中的图 2a），并且自 2007 年以来已作为硬盘驱动器 (HDD) 中的读取传感器进行制造。- x: F4 G* @ V! s
9 Q8 W" M) i# l! e/ _
![]()
2 n k b$ k9 r0 _1 t图 2：(a) pMTJ 堆叠细节、(b) 和 (c) 所示为 pMTJ 阵列的横截面图和俯视图
1 a X1 D- x4 q2 k, J1 {, @6 @, Q/ j3 W3 ~, q2 M
但是，针对 HDD 中单独的 MTJ 器件与 STT MRAM 中垂直 MTJ (pMTJ) 器件阵列的要求是完全不同的。关于pMTJ 薄膜堆叠层沉积和蚀刻工艺设备的创新对于制造密度/性能有竞争力的 STT MRAM 至关重要。此外，即将生产 STT MRAM 的存储器制造厂晶圆初始的产量比 HDD 磁头制造厂高 10-20 倍，因此在设计设备时，设备的正常运行时间是要考虑的关键因素。
( W) p! w; t' \. Y! H& K
/ S Z& K: z" o, ~1 V6 i( Z3 L应用材料公司已在公司的 Endura 平台上针对 pMTJ 堆叠层沉积（具有可控微观结构、清洁界面和sub-Å 精度的多层薄膜）开发出多阴极 PVD 室以及各类原位热处理室。此外，还针对蚀刻 pMTJ 阵列开发了用于密集阵列中非易失性磁性材料的特别蚀刻技术。[1]8 i4 T2 M* t& M( K+ Q
% V1 {$ Q& L% P' w3 Y9 [为了评估 pMTJ 沉积和蚀刻设备的性能，在梅丹技术中心设计并制造了 1R pMTJ 阵列测试芯片。最小存储单元尺寸 130nm x 130nm（图 2）等同于 28nm 节点处的 22F2，相当于约 1Gb 密度。这些测试芯片已在高通公司进行过电性分析，结果也在2015和2016的国际电子元件会议(IEDM)中共同发表。[2, 3]下列段落中讨论的这些结果，着重关注使用 Endura PVD 系统和特别蚀刻技术制造的 pMTJ 阵列性能。( H0 F8 j3 \; `! C( |. @7 D
, I4 Y/ V: |9 B, q# ^; Y* w
一个关键的性能指标是蚀刻后 MTJ 阵列的 TMR%（隧道磁电阻）。对于间距为 130nm 和 50nm 直径的 pMTJ 阵列，平均 TMR 约为 150%（图 3）。电阻(RP)的西格玛/平均值 <8%。这两个数值都表明蚀刻过程中的蚀刻损伤极小。通过优化 pMTJ 堆叠层中的自由层 (FL) 材料，在阵列中可获得低至约 90uA 的P-AP 翻转电流（35ns 翻转脉冲）（图 4）。
# O" F- y2 ~3 ^: \2 y* m; q) d
. v/ I- {, h) M& Y0 X8 X6 |- I![]()
) L# C1 \6 Q1 o% z- Y& v图 3：采用不同阵列间距和 CD 的 TMR 百分比图+ o, `2 R" k D. p8 F
% V: j( N" k6 Z
![]() # u% i. N0 r: s8 L7 h9 B" W: C: B
图 4：通过自由层 (FL) 优化来降低翻转电流! f& M# v: F! v' ?6 x4 e& r
. L# M6 S& x* p6 g
最后，通过优化 MgO 沉积室的设备硬件设计，如图 5 所示，可使约 10Å MgO 隧道势垒层的击穿电压从约 1.2V（标准）显著提高到约 1.5V（改进后）。如我们的工作中所演示，这对于提高耐用性至 >1015 个写入周期至关重要。[3]我将在下一篇博客中进一步探讨这个问题。
$ \& T. H5 m. u w% K8 i Z+ l/ A$ ^8 `1 c) }: z
![]() 8 a$ X4 W# W8 |
图 5：通过工艺和设备硬件优化实现 MgO VBD 改进
" L5 k& W5 |# b9 }' a3 _7 [1 P- ~ Z2 A) I( F
1.Lin et al., IEEE Trans of Magnetics, vol. 51 2015 p44015033 |( A, [. \) i
0 M4 e; q4 k. Q( M2 V e. z# L2.Park et al., 26.2, IEDM 20155 ^ a' s, d- A" h& d
7 Z- l* q- U% T' J5 X# H3.Kan et al., 27.4, IEDM 2016
& H9 M) I; N" J4 Y; ^# [; Y* }# [% l3 U3 w6 T7 ]4 K$ e2 E7 L: i
1.Lin 等，IEEE Trans of Magnetics，vol. 51 2015 p4401503" K c! r+ T2 r7 }
2 E. P& `& r+ x' g- l/ F) V2.Park 等，26.2，IEDM 2015
& h* ^* w6 m* H8 Y" P
1 g' l. L2 N7 x% Z! f3.Kan 等，27.4，IEDM 2016- k' y( `7 C4 j) D
# d f8 z) Q# j7 N! p0 y
( X' \1 H0 U7 t3 l
|
|
/1 
发表于 2018-9-7 11:08
收藏
淘帖
支持！
反对！