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简单列一下SystemVerilog 2012版的新特点
, M& w. Y9 h+ s) I) S3 `3 y8 {IEEE 1800-2012 additional reserved keywords:& M, N9 _- d2 L0 x
implements (又加入了一个java属性，支持inteRFace class多继承。说SV是Verilog+C++的都是没学过java的，SV分明就是Verilog+Java，参见为Java在SystemVerilog中的原配地位正身)0 h9 t# I2 z5 [+ s$ D
interconnect (这是一个挺有趣的东西，实用性有待考证)
/ h& R) v5 b, A4 _) Tnettype (相当强悍！): m9 U: l7 p, [8 R
soft (终于有soft了啊！！！学过e的同学仰天长叹的有木有)' }5 q& i5 O0 L
/ X9 X% D: J" K( ]1 D( b
: h7 |( f: V" N0 M- Q9 K
最新的SystemVerilog语法参考手册
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5 J% z% O% g( w+ m1 m0 V5 e, Q) Z |
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发表于 2016-5-9 11:52
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