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sip 的cadence allegro sip、apd中原理图怎么设计

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1#
发表于 2015-9-28 18:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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sip 的cadence  allegro sip、apd中原理图怎么设计: j. d5 z7 e. N2 _. z9 T4 f
用什么设计
' L' G7 I0 b1 Z1 `请那位大侠给指点一下
% d9 Q" z% ]: j非常感谢!!!!
0 m: ~0 G/ v! t5 ?: X# v  V+ ?7 K# |8 g

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2#
发表于 2015-9-30 16:16 来自手机 | 只看该作者
跟PCB的原理图一样

点评

问两个问题:1‘ 原理图的器件和我们所做的die的package symbol是如何关联的?我看了你写的那本书,感觉这个问题还是不甚明朗。毕竟wb是从die上出来的; 2、sip作为一个器件对外,设计的时候肯定有脚是悬空作为外部  详情 回复 发表于 2016-10-21 11:18

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3#
发表于 2016-10-21 11:18 | 只看该作者
pjh02032121 发表于 2015-9-30 16:16- V) ^2 a' E" s0 j0 q  r- l
跟PCB的原理图一样
" }2 V( s$ j. l
问两个问题:1‘ 原理图的器件和我们所做的die的package symbol是如何关联的?我看了你写的那本书,感觉这个问题还是不甚明朗。毕竟wb是从die上出来的;
/ _2 _) G# H( S- N5 o" o* J: l+ H& B6 O% R2、sip作为一个器件对外,设计的时候肯定有脚是悬空作为外部连接的,这个时候在原理图上是怎么处理的呢?% U; Z2 @4 p+ x# C& F
谢谢灯大师
1 Z1 c' Q# h# |$ G

点评

可以直接原理图里做个封装,也可以直接生成,看你怎样方便就怎么办,不拘形式。  详情 回复 发表于 2016-11-1 19:03

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4#
发表于 2016-11-1 19:03 | 只看该作者
锤子米啊 发表于 2016-10-21 11:18
/ C4 z6 s8 j5 `问两个问题:1‘ 原理图的器件和我们所做的die的package symbol是如何关联的?我看了你写的那本书,感觉 ...
" E# v+ s" J& b  b4 f! t2 d6 M+ `1 ^' d
可以直接原理图里做个封装,也可以直接生成,看你怎样方便就怎么办,不拘形式。
& X1 s  b- E% ?

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5#
发表于 2017-3-21 13:32 | 只看该作者
die, 与SIP的中对外器件 单独看做一个器件即可,原理图中把这些器件对应起来就可以了。# a4 R% ]0 [5 Y1 a% o+ ?
还有简单的 一般不需要原理图。

点评

有个疑问,diepad都大好几千个Pin,做原理图有点复杂啊,有没有快捷一点的方式呢?  详情 回复 发表于 2021-3-18 10:20

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9#
发表于 2021-3-18 10:20 | 只看该作者
denny_9 发表于 2017-3-21 13:32
( O4 Q; O) ~) b6 U" p- @; }die, 与SIP的中对外器件 单独看做一个器件即可,原理图中把这些器件对应起来就可以了。1 q6 I/ w- n0 y9 [
还有简单的 一般不 ...

$ q2 W: D# Q6 q% L有个疑问,diepad都大好几千个Pin,做原理图有点复杂啊,有没有快捷一点的方式呢?
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    [LV.9]以坛为家II

    11#
    发表于 2024-10-25 17:35 | 只看该作者
    有交流的群吗?有个芯片电容背面接地,正面是接网络的,应该怎么设置这个芯片电容呢
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