五个国王 发表于 2025-6-24 13:07
好的，谢谢，在layout的时候也挺难实现等长的，目前只是要求阻抗50欧。再请问下，这种相关的知识点去哪学 ...

% \4 l& L, \+ K$ j% J3 |上面说错了，mii信号25M，rmii才是50M。只是等长方面问题可以去专业pcblayout外包公司，一般各种电路设计规范都有。高级的还有si和pi。常规fr4板材传播延时167ps/inch。按这个值针对你这个50M信号就算没有设计要求也可以大概评线长了。
50M对应信号周期20ns，pcb布线误差按1000mil算，160ps延时相对于20ns是不是可以忽略？
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五个国王 发表于 2025-6-26 16:27
谢谢狗哥，和我对接的工程师还是做了等长，难为他了，。狗哥意见也是不等长也行是吧，还是100mil以内都 ...

' Y! Z1 C6 E2 K3 i你是MII ，可以不做，但是对于layout来说，算不上什么为难，等长没那么麻烦，分分钟的事情。
6 ?6 I/ P$ `4 F+ s) ^. F而且对于一个做硬件的来说，如果没有把握的事，就要按照最严格的要求去做，我们不是软件，可以天天debug，
硬件改一次版 那可是老板的嫌弃 和money的支出
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0 ~' \+ Z! q) N9 j8 P3 e+ PRMII 的要求看这个地方，
https://www.intel.cn/content/www ... phy-interfaces.html

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五个国王 发表于 2025-6-26 16:28
% x$ w8 e, Z  t4 X$ R时钟不用等长吗？我让对接的同事难做了

不是啊，有时序要求才需要做等长，而Xtal是芯片总时钟，这个时钟没有必要等长，在一些大型设备中，如果没有时钟同步的需求，经常是一个芯片配一个晶体，哪怕有时钟同步的需求，也不需要强制等长。而像MII、RMII这种做等长是指做组内等长，也就是时钟和信号线等长控制一定长度，以确保建立保持时间满足要求。
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. h9 {9 R+ i1 S& B* c你需要搞清楚芯片的Xtal时钟和信号clock时钟之间的区别。
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myiccdream 发表于 2025-6-26 16:52
你是MII ，可以不做，但是对于layout来说，算不上什么为难，等长没那么麻烦，分分钟的事情。
而且对于一 ...

好的，谢谢，感觉还是需要学习的东西太多了，这个分享很赞！以后多去上面学习相关标准和规范，严格要求自己
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五个国王 发表于 2025-6-26 16:27
谢谢狗哥，和我对接的工程师还是做了等长，难为他了，。狗哥意见也是不等长也行是吧，还是100mil以内都 ...

主要是如大家講的，各個時鐘間有沒有同步的需要，沒有同步需求就不需要等長（Length Matching）。

1 L7 I# X$ b6 [再則部分人所言，25MHz 也不是很快的時鐘，等長（Length Matching）的限制會比 DDR 或 PCIe 這些總線寬裕很多。
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Dc2024101522a 发表于 2025-6-25 15:29
8 \8 E4 [* R6 v. _! Z4 G大家是不是不在一个频道上？评论中的时钟究竟是芯片XTAL时钟，还是rmii中的CLK时钟信号？楼主说连的是mii， ...

4 o, g9 f% U3 d时钟不用等长吗？我让对接的同事难做了

超級狗 发表于 2025-6-26 09:06
9 o) i- k, i! ^: E7 K大家的建議已經足夠，狗弟只是分享一個經驗。
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8 u+ Y9 Y/ I) K, u  vClock Buffer 能讓輸出的時鐘都同相位，對於時脈需要精準 ...

/ y/ B  w7 b- x/ X7 ~' w谢谢狗哥，和我对接的工程师还是做了等长，难为他了，。狗哥意见也是不等长也行是吧，还是100mil以内都行

大家的建議已經足夠，狗弟只是分享一個經驗。
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1 y$ Q6 B/ r+ R! g  d# N6 ^; aClock Buffer 能讓輸出的時鐘都同相位，對於時脈需要精準同步的應用非常有用。

+ `* b& h- G& Y但多路時鐘卻是實打實的方波在板子上面跑。（雖然有的已經有 Slew Rate Control 抑制輻射）

/ z( x0 j. g( j$ @$ t8 d很久以前，有位同事用了之後，EMI 改到懷疑人生。
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大家是不是不在一个频道上？评论中的时钟究竟是芯片XTAL时钟，还是rmii中的CLK时钟信号？楼主说连的是mii，mii不需要外部时钟，如果是RMII，那需要的时钟是50Mhz，这和原理图都对不上吧

如果我没有理解错误的话，这个CDCLVC1104PWR芯片后面出的时钟只是一个25Mhz时钟，是给芯片XTAL时钟，这个时钟不需要做等长啊

huo_xing 发表于 2025-6-24 13:21
0 g4 `$ o) R9 X+ q( T, v/ e5 u上面说错了，mii信号25M，rmii才是50M。只是等长方面问题可以去专业pcblayout外包公司，一般各种电路设计 ...

就是找了外包公司，不过现在的外包也是初中级工程师来画，后面才是他们大佬来审核吧，他说他也不太懂，只是觉得等长做不到
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myiccdream 发表于 2025-6-24 11:32
25Mhz 太低了，所以手册一般都没写那个等长。只写了一个同源。或者是不是只要2边的时钟偏差要求一致就行 ...

谢谢解答

huo_xing 发表于 2025-6-24 12:02
( _+ l; I, x9 L1 o* |搞错问题重点了，不是mii信号。是你这个clk buff后面接的芯片有没有时序要求。另外，mii信号没记错好像是 ...

好的，谢谢，在layout的时候也挺难实现等长的，目前只是要求阻抗50欧。再请问下，这种相关的知识点去哪学习看看

五个国王 发表于 2025-6-24 10:50
谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚

" E" a$ g- J8 e0 _搞错问题重点了，不是mii信号。是你这个clk buff后面接的芯片有没有时序要求。另外，mii信号没记错好像是50M，有等长要求的。但是pcb稍微意思意思就行了，误差放到500mil都不会出问题的。基本可以不做
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五个国王 发表于 2025-6-24 10:50
# {* u  o; T+ @# _* X: _5 Z8 E谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚

25Mhz 太低了，所以手册一般都没写那个等长。只写了一个同源。或者是不是只要2边的时钟偏差要求一致就行，等版主来解答吧


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要看你实际应用。pcb等长除了时序匹配，其他的都是坏处。