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Allegro 166导Netlist后约束规则经常会掉，怎解

查看数: 2377 | 评论数: 20 | 收藏 1
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    组图打开中，请稍候......
J蓝虹
发布时间: 2016-6-28 11:06

正文摘要:

如题，目前是每导一次netlist就得把DCF重导一次。有没有更好的解决办法。谢谢 . ^$ z3 m1 f9 o+ y  y5 e( F" w2 ~

回复

zhuyt05 发表于 2016-6-29 10:55
原理图导入PCB时，有个配置文件，决定了原理图的哪些属性可以导入PCB，不相关的属性，要改为NO。比如差分对名称，一般是在PCB中设置的，但原理图中可以设置，而且可以导入PCB中，会对PCB的差分对产生影响，还有BUS NAME, LINE width , 设置规则等等。如果是复制了别人的项目，很容易出现这类问题，因为你不知道别人的原理图给导线添加了什么属性，而那个配置文件默认很多属性都导入PCB中。

点评

J蓝虹
Copy别的原理图是可能会有这种情况。我们原理图自个画的，不存在外来干扰导致CM 被覆盖的问题。能上个图或者哪个菜单下勾选掉不相关属性么？  详情 回复 发表于 2016-6-29 11:21
J蓝虹 发表于 2016-6-29 11:21
zhuyt05 发表于 2016-6-29 10:55
  O- C& i: O2 D- ]8 x4 I5 _, N原理图导入PCB时，有个配置文件，决定了原理图的哪些属性可以导入PCB，不相关的属性，要改为NO。比如差分对 ...
  d, Q( J  W& a. U9 x1 P
Copy别的原理图是可能会有这种情况。我们原理图自个画的，不存在外来干扰导致CM 被覆盖的问题。能上个图或者哪个菜单下勾选掉不相关属性么？
3 M  s% t2 R" p9 k+ M0 a& L6 V  ]
trocipek 发表于 2018-10-18 15:46
J蓝虹 发表于 2018-10-18 14:30
/ r0 m) t5 Z; O' ^1 O# ?6 |看16楼那张图，勾上基本上不会再掉
0 U" ?4 O( S/ l$ t# P+ c
好的,谢谢
: ]+ j# h+ R8 r9 L
J蓝虹 发表于 2018-10-18 14:30
trocipek 发表于 2018-10-18 11:01) _7 W# `! ^3 r$ ~( z' K% n
解决了么？楼主，我现在也遇到这种情况。

( F8 \7 s' S0 t* n% g/ ^看16楼那张图，勾上基本上不会再掉3 j8 t' e" {1 s

点评

trocipek
好的,谢谢  详情 回复 发表于 2018-10-18 15:46
trocipek 发表于 2018-10-18 11:01
解决了么？楼主，我现在也遇到这种情况。

点评

J蓝虹
看16楼那张图，勾上基本上不会再掉  详情 回复 发表于 2018-10-18 14:30
南林维京 发表于 2016-7-12 11:14
是的
b_yuen 发表于 2016-7-11 11:49
没遇到过
南林维京 发表于 2016-7-8 15:17
tetup 里面有个选项的，
7 [# A1 t/ o8 L, R你要打个勾试下

点评

J蓝虹
是不是指的这个，ignore electrical constraint,我试看看，谢谢 [attachimg]115893[/attachimg]  详情 回复 发表于 2016-7-11 11:09
南林维京 发表于 2016-7-6 20:57
如果没错的话，应该是在后成原理图时，有个地方要设置一下，
4 ~( P3 |* z" F, Z以前我也碰到过

点评

J蓝虹
一般都默认产生的，所以在想究竟哪步出了问题[attachimg]115774[/attachimg]  详情 回复 发表于 2016-7-7 13:46
happyliangkeshu 发表于 2016-6-30 00:30
有这样的事
J蓝虹 发表于 2016-6-29 16:01
li262925 发表于 2016-6-29 13:36
5 @8 F5 }+ d! N9 V6 C请问 netlist文件是那种来源    一方网表还是三方网表  ？

# v" i# Q" ^2 \' s' f! T. L( y不是三方的
& \5 {6 }  C# ~- v( I$ N- ~
li262925 发表于 2016-6-29 13:36
请问 netlist文件是那种来源    一方网表还是三方网表  ？

点评

J蓝虹
不是三方的  详情 回复 发表于 2016-6-29 16:01
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