你这个几个问题其实就是问的一个问题，高速干扰，但是这些都有一个前提，需要考虑的你成本。如果只是理论研究没有实际意义。个人认为在不太KILL成本的时候，高速线离所有线号线5W以上，并且都做包地处理。

建议是3W以上

借樓主的地盤，也順便諮詢一下：
" S5 `9 F' m: q0 \' d  A$ f我這邊要求Clock遠離其他信號線20mil，
3 y' m9 F( e7 L) iClock與其他走線、焊盤等，Layout直接添加rule，可以滿足20mil的要求。
# q5 \8 R& h8 j* E( n! w但是這個規則里，不包含過孔。附圖里，過孔與clock就只有6.66mil。
6 e- b! [+ t' g" F還有，為生產需要，95%的網絡需要加測點（附圖黃色高亮網絡），因空間限制，同樣不在這個20mil的規則里。
6 j1 K5 B  C7 J* T! o那問題來了，過孔不是會影響信號質量嗎，難道過孔和測點難道是可以排除在外的嗎？

+ B4 N1 g6 N2 u7 D3 W

超級狗 发表于 2015-10-27 23:55
過孔如果指的是其它訊號，一般同高速訊號建議遵守 3L 規則（3L Rule）。
3 K1 B1 N& D- p9 `/ o
' m# |6 L  f: `這樣建議的常見於 USB 或 DDR  ...

3L规则具体指什么？

來個英特兒（Intel）的 USB 建議！

; f9 g* l  h  _

過孔如果指的是其它訊號，一般同高速訊號建議遵守 3L 規則（3L Rule）。
" O5 Z, U; s: u" [- \1 d" G
這樣建議的常見於 USB 或 DDR 的應用上。

" p# ~# e- b9 C3 X' g' a
8 s9 m" f& ~$ C

woaidashui 发表于 2015-10-27 19:33
手機PCB上，差分線只需要上下左右包地即可，不太關注這些via。我認為差分線本身就是抗干擾設計，沒必要這麼 ...

# X3 ?+ Y! q* H" r/ @上下左右包地，当然不用在意过孔啦！因为信号线和过孔之间用地给隔开啦！
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手機PCB上，差分線只需要上下左右包地即可，不太關注這些via。我認為差分線本身就是抗干擾設計，沒必要這麼刻意去保護。包地足够了