maxswellyqp 发表于 2015-2-13 11:29
8 `: X! U' m$ W) e; g; g1 hcousins,你好，感谢你的引导，终于搞定了，。
不过不是因为 siwave layer stack中没有 做 fill 操作， ...

- Y3 q# k& p( q# X  {hi  cousins,你好，我在家里电脑也安装了 siwave 5.0,不过家里电脑 siwave 5.0 可以正常仿真，而公司安装siwave 5.0 无法仿真通过，总是 停在 30%， 两个安装包一样，系统也都是 xp sp3, siwave 文件也相同，
结果却大为不同，好神奇，好迷惘，不知道你有什么建议么？
+ g0 A3 r2 W; m' x3 M' ?; W* j/ ~4 ]
% n9 E. A' P% T9 L1 Z$ m: \另外我上次遇到 port 被忽略情形， 我在家里那台电脑上，确实仅在 TOP 层的 pad 上加了 矩形metal,
( [! n$ r; q& z' `3 C4 x- Y. z就可以识别到 TOP 层的 port了，仿真顺利。
* r7 l& r+ E  H

maxswellyqp 发表于 2015-2-13 11:29
cousins,你好，感谢你的引导，终于搞定了，。
不过不是因为 siwave layer stack中没有 做 fill 操作， ...

- U8 p2 }+ S; d4 g  [! s8 v) m  xoption里没有信号是正常的。option识别的是非plane的网络
删除via的plane你直接在allegro里把约束管理设置下重新铺铜就好。
port即使没有plane也是可以识别到的。SIwave还可以用来做射频的s参数提取，trace同样识别得到。没有识别到时因为你+/-都要接触到导体  不能有空的，你自己检查下。

cousins 发表于 2015-2-12 21:33
' ~% Z' x" t/ t1 z  u# F  z在siwave layer setup里面

hi  cousins,你好，我发现现在还是有点问题，我之前跑过仿真是在没有额外添加 plane情形下，
, o1 _) Y* J3 T. w* e由于我做的是  电源 网络 s参数仿真，我把电源和 地  pin 在 TOP 层和 SOLD-BOT层都做了 pin group处理，
由于 TOP层都是 Pad，没有 trace 或者 plane,或者 VIA，仿真提示在 TOP 层定义的 port 被忽略了 ，
6 X% v3 s  Z, C2 f$ f于是我在 TOP 层 人为加上了 矩形metal,就有了  plane 属性了 ，这时候重新进行电源网络 s 参数仿真，
7 w* ^6 C( y) ~% N! s0 q( q9 X就失败了 。 v5 版本在 30%进度时候停止，  v4报出错误还是以前那样。
- }* ~3 I( ]; V# i! C' x就是因为简单在 TOP 层人为加上两个 矩形 metal,就产生这么大的差别，请问还是哪里没有弄好吗？
* e1 y( p5 t( M  b望回复，非常感谢！
8 C9 Q: I1 ^# i. u: e* }3 h

cousins 发表于 2015-2-12 21:33
在siwave layer setup里面

5 R9 i# a  ?7 h2 Z$ Q) X( x1 Ocousins,你好，感谢你的引导，终于搞定了，。
5 R4 p  o4 z2 ?% h不过不是因为 siwave layer stack中没有 做 fill 操作，而是 在 allegro 界面处没有修改 layer stack,
在 ansoftlink 界面也没有修改 layer stack, 而仅仅是 在  siwave 界面一次性修改 layer stack.
# I4 P+ r4 K* ~8 ^) Q5 ^, D现在我用  siwave v4.0 & v5.0 都可以跑通仿真，不过就是由于 导入后竟然所有的 信号线在 via处都有 plane属性 ，
导致  optional 信号列表中没有任何信号，每次仿真都会 包含所有 信号线， 我试过删除 via 处 多余  plane就会在  option 列表中
! t5 K  T/ [  F! }- B9 _- l& U看到信号了，不过这样手动删除 所有 via处的 plane很费时间，想向你请教下是否有快捷处理掉  via处 多余 plane方式？
非常感谢！

5 H$ X9 F' I( J  r3 E

在siwave layer setup里面

maxswellyqp 发表于 2015-2-12 13:19
你好，由于工程文件在服务器上，不能直接发到网上，我能发的只能是 mcm文件，你有兴趣帮我看看？如果可以 ...

% H" U  X4 T% e" h/ I很多时候看不到工程文件，我们就只能猜你的问题。

抱歉下午有点忙
& O- H  \, U7 j: Z2 y简单来讲 fill dielectric一列的设置你要选择对应的介质。
通常allegro或者其他工具通过ansoftlink导入后会默认为CDXXX什么材质，你改一下就可以了。
1 F7 J2 x; b, D要是实在不行就重新导入，选择你关心的网络和必要的参考层就好，不要加入太多网络

cousins 发表于 2015-2-12 14:11
metal层会有fill dielectric  要与有效介电常数匹配。
' S. e- C0 W( u7 C' a* L你自己设置过了就应该没问题。
# n! ?6 J# z6 Z) V& fL matrix问题我遇到 ...

cousins，你好，“ metal层会有fill dielectric  要与有效介电常数匹配 ” ，
0 f2 u6 d8 R$ _可以解释的清楚一些吗，" metal 层要有 fill dielectric "是指什么意思， 在 layer stack 中 看到 metal 层只有材料和厚度设定啊，
你说的 fill dielectric怎么设置的？ “要与有效介电常数匹配” 这个又是怎么实现呢？
+ m. f# n: r  V/ Y5 A. C/ m如果你有相关文档说明，可否发到我的邮箱  maxswellyqp@126.com, 不甚感激。
/ R; V( ^+ ?/ N* G( M我折腾这仿真好久了，没有找到解法。

! S$ x. m0 Y, l! H7 Z

cousins 发表于 2015-2-12 14:11
metal层会有fill dielectric  要与有效介电常数匹配。
你自己设置过了就应该没问题。
! ]8 k: K& F7 h- F$ v9 @L matrix问题我遇到 ...

我现在 BGA substrate layer stack 设置如下：请帮忙看看。
名称     类型              材料          厚度
TOP     metal           aluminum     1.45um
, q3 H, |! h5 ^' ~  m$ S! h  bTOP_1   wirebond     gold            0
, V4 r- ~4 o# [$ A0 u/ pTOP_2   wirebond     gold            0
TOP_3   wirebond     gold            0   
0 U! ]$ G1 t- A0 G! j4 N" j) _( Runnamed1   dielectric   FR4_expoxy  100um
L1          metal          copper      36um
L1_2      wirebond       gold          0
L1_1      wirebond       gold          0
L1_3      wirebond       gold          0
7 l/ q4 d7 `0 g+ O0 \unnamed2   dielectric   FR4_expoxy   40um
L2                metal         copper      18um
3 ~& p& G! D9 T% g) t) l9 c3 d  s4 Dunnamed3   dielectric   FR4_expoxy   60um
L3                metal         copper      18um
! O; N& G7 E7 t9 [' eunnamed4   dielectric   FR4_expoxy   40um
BASE           metal         copper       18um
9 D/ h, ]* `2 l2 d  @4 v# ?unnamed5   dielectric   FR4_expoxy   100um
sold-bot           metal         copper      36um
7 t) Q/ u& T7 P
你说的介电常数，没有特别设置，siwave 应该根据材料自动赋值么？
layout stack 没有看到要设置介电常数的啊？
8 n6 h& \! @+ b
还请你指点一二，非常感谢。
& ?) u. J9 K% Q7 Y1 z' Y, r% K
. o8 |5 i: i# t% ]' e# m& {2 a8 A
& m$ n. B. k# i7 J2 }+ y* p5 n8 H

* n9 o2 C) J! J% I

cousins 发表于 2015-2-12 14:11
8 R  R. w* T% O$ I$ umetal层会有fill dielectric  要与有效介电常数匹配。
你自己设置过了就应该没问题。
L matrix问题我遇到 ...

cousins,你好，因为我刚使用 siwave 4.0，所以不太明白你说的  “metal层会有fill dielectric  要与有效介电常数匹配” 。metal 层会有 fill dielectric 是什么意思？ 还请你多多解释。非常感谢！




% n7 B  c/ `) r* ?9 {& Q
4 I9 ?% G, Z5 |& D' I* x
$ \5 M4 d3 C4 M/ o/ f, q' b

metal层会有fill dielectric  要与有效介电常数匹配。
你自己设置过了就应该没问题。
* z) _# F5 G* D8 oL matrix问题我遇到过几次，通常都是这个地方的设置出现问题。
: n6 Q4 \. z! b/ j5 m$ Z* k$ n

cousins 发表于 2015-2-12 13:41
3 S$ A& @- `# @  x& E8 x! u5 u重新设置下叠层，你应该是通过ansoftlinks导入的，填充介质出现了非法设置。

你好，对的，我是通过 ansoftlink导入的，不过我已经设置过叠层，substrate 是4层， 介质层是 FR4，
' s( q9 N: L5 t& W# d$ ^你说的填充截至出现非法设置是什么意思，请指点一二。非常感谢。

重新设置下叠层，你应该是通过ansoftlinks导入的，填充介质出现了非法设置。

菩提老树 发表于 2015-2-12 12:35
如果方便，可以把工程文件放出来，有可能是你现在的版本低。

我用 siwave 5.0 版本仿真，总是跑到 30%就停了，没有任何提示，怀疑是没有破解好，


+ A% @; J8 [5 A$ t0 ?并且有时候 v4.0 可以仿真的 case,用 v5就不能仿真，也是跑到 30%就停了(从任务管理器看到的).
7 D3 d$ j; |: D想问下哪里可以下载到 v5.0， 想仿真下封装性能，折腾了半个多月，没有进展，没有办法，
, T9 o( h9 P/ \# C; g; d希望告知相关信息，非常感谢。