谈一谈我做过的DDR1/2/3的板子的经验

part99

我做过的有DDR内存的工业板大大小小有十几块，有自己做layout的，也有别人做layout自己光画图的；有DDR2-400的，也有DDR3-1600的；有一个芯片的，也有4+1（ECC）个芯片的；谈一谈我的一些经验吧。
  i3 F/ ]1 U( q0 W9 Z1. 关于重要性，我个人认为，电源>时钟>数据线>命令控制线；
2. 电源部分，包括如何让VDDR电源的返回路径最短，VTT如何放置，退耦电容的放置等等；
3. 时钟线的处理，重要的是拓扑结构和终结，另外，保持和时钟线的距离也很重要；
4. 8位11根数据线一组的等长和线距；
5. 控制命令线拓扑结构和VTT终结。
* n/ {1 h+ I0 o6 J+ c
有时间再写多一点吧。

zhangtao2

其实不管是8位还是16位的，DDR的资料介绍里面都是很详细的，一般PCB工程师根本就没有过多的去好好理解资料，而是过多的去找一些别人的经验，然后就盲目的去走线了，当然有别人的经验是好事，不过最好还是能够真正的理解器件本身的资料重要的，做过DDR2，DD3板子的，不论你走线的拓扑，线距，等长，时钟电源这些事如何处理的，后期调试最好能跟着硬件去测试下自己画得板子，看看到底实际跑起来是怎么样的？频率越高的板子必须要做仿真和测试。

part99

liangjiatian 发表于 2013-3-27 11:04
4 n0 _5 m1 F4 n( s' e: T哎 丢人啊！没搞过这块！不太了解啊！请指教

% J' T5 C% R) `  ~0 O不好意思。一般来说，内存或cpu附近会有via，如果没有放测试点，可以就近的via测，测试点要放在接收端，比如，时钟，命令地址线，放在内存一侧，cpu读，数据线的测试点要在cpu一侧，cpu写，数据线放在内存一侧。另外，地要尽可能的短。

75484702

113788067 发表于 2013-10-22 15:02
LZ说DQ DQS这些线不要做等长控制。如果真不需要的话为啥所以芯片厂商都把这一条设为最重要注意的地方？
虽 ...

; ]- K! C0 B+ w( ?jitter 一般都是IC设计引起的，和走线没有关系，走线影响的是skew 就是所谓的时钟偏移  基本上如果jitter出现问题主要是还是设计的问题 和layout没关系

电子_蔡鸟

mark   

Apollo_927

别人做layout自己画图是什么意思？

luotuoyushe

受教了

zzzzcj123

记号下，收藏

monica9803

小手一抖,经验到手,希望楼主说的更详细些

duancaimei100

谢谢分享，期待楼主更多讲解

bingshuihuo

不错的经验

i265

   

TANGCHENGRUBY

好东西好东西 我也进去瞧瞧

rroyye

谢谢分享，期待楼主更多讲解

duancaimei100

期待更新

myq001314

期待更新，努力学习。。。。。

波塞冬

最近也一直在学习DDR3的走线，总觉得似是而非，懵懵懂懂的，不太清楚到底怎么样才合适。望大师们多给点经验

113788067

LZ说DQ DQS这些线不要做等长控制。如果真不需要的话为啥所以芯片厂商都把这一条设为最重要注意的地方？
虽然或许你可以测到SKEW可以到1/10的波长，但是这个是时序的临界了。
这样的话LZ有没有考虑抖动，随机抖动以及周期抖动这些。
- }+ A9 z: e3 x) q因为工程师画出来的板子频率跑不高最主要的问题是抖动过大引起的！
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