PADS layout中 Verify Design检测有错误

rvmoon

一个4层的板子画完之后，进行设计检测
% ]- S) c- E( P    选择tools->Verify Design工具
    进行Fabrication Latium检测，发现有很多一百多个错误
& G2 e. _" l: ^* t   
       对应的错误描述为DFF Error: AcidTrap on Top
- t$ N, N5 F4 J( Y# T9 G( U       这种应该如何修改？

) t9 z# n4 U- {; C5 U1 F还有就是在选择Test Points进行检测时，出现十个左右的错误
    对应的描述为:
! ~2 N+ U- M& i# n       TestPoint error:NET FPGA_SIGNAL_TX has 0 test points instead of required 1 test points
       其它几处TestPoint的错误提示类似，只是把网络名字换了一下而已。
% m+ C, }' F# P# F4 X# x. T    PCB上我没有加TestPoint，莫非这里必须得加TestPoint吗，不加行不行？

我这里网速不大好，google后也没有找到类似的有答案的东西，初学pads，请各位大大不吝赐教，{:soso_e100:}

rvmoon

zhangdong0110 发表于 2012-2-17 12:40
6 t8 m4 h+ B1 c0 D' K你检查的好高级啊，没查过那个，等高手指点，此外，那个检查有什么用么

3 T7 m; V9 w$ z! J% ^不大清楚，说是可制造性检测

rvmoon

ZWY 发表于 2012-2-17 11:20
+ a! I  N5 \" l4 z我一般只检查 安全间距和连通性

& D% J7 q, ^0 C4 l1 g3 W恩，一般只检查这两项的，我是想试一试其它的功能

zhangdong0110

你检查的好高级啊，没查过那个，等高手指点，此外，那个检查有什么用么

ZWY

我一般只检查 安全间距和连通性