PADS layout中 Verify Design检测有错误

rvmoon

一个4层的板子画完之后，进行设计检测
1 l2 M4 u5 J7 |+ m9 g+ e    选择tools->Verify Design工具
" R1 G; b# U) }6 N    进行Fabrication Latium检测，发现有很多一百多个错误
/ ?% o# q. y' W' U. U$ w, m) p2 v& ]   
       对应的错误描述为DFF Error: AcidTrap on Top
0 r$ t$ [5 G! y) m       这种应该如何修改？

7 B  O5 U2 U9 L9 o3 d) G( z还有就是在选择Test Points进行检测时，出现十个左右的错误
    对应的描述为:
       TestPoint error:NET FPGA_SIGNAL_TX has 0 test points instead of required 1 test points
6 ~0 i6 @% t$ o  q7 v       其它几处TestPoint的错误提示类似，只是把网络名字换了一下而已。
    PCB上我没有加TestPoint，莫非这里必须得加TestPoint吗，不加行不行？
  u  E% o, w# s+ w
% v/ e9 N) d0 p3 B1 U) ]. A我这里网速不大好，google后也没有找到类似的有答案的东西，初学pads，请各位大大不吝赐教，{:soso_e100:}

ZWY

我一般只检查 安全间距和连通性

zhangdong0110

你检查的好高级啊，没查过那个，等高手指点，此外，那个检查有什么用么

rvmoon

ZWY 发表于 2012-2-17 11:20
我一般只检查 安全间距和连通性

. B5 b8 i5 P+ H5 \8 F1 c, h恩，一般只检查这两项的，我是想试一试其它的功能

rvmoon

zhangdong0110 发表于 2012-2-17 12:40
( _% p( [' m: `0 d$ ?! m你检查的好高级啊，没查过那个，等高手指点，此外，那个检查有什么用么

0 k# `$ O2 [: w  F4 p8 @不大清楚，说是可制造性检测