一个具体问题：组合逻辑在CPLD中的现象

小谢青枫

请教大家一个实际问题：
0 P% s6 B- ^9 D) U2 t5 tDS[1：0]是cpld的两个输入信号，经过如下代码锁存：
! T: ]0 i  T' J0 ?; `" C
1 S8 V4 W$ G) G3 {: }" ?always @(posedge Clk or negedge nReset)
7 p7 y  C4 h6 {begin
        if (!nReset) begin
                DSXout <= 1'b1;
                NDSX <= 1'b1;
; V/ X9 x$ k' V% M; R5 `                end
. @: Z4 P$ t# L& K/ f9 e         else begin
                 NDSX <= & DS;
9 z* U/ z, j8 n- J- j- a3 ?8 Y                DSXout <= NDSX;
  J% L; Y1 G1 c9 u7 ]0 R                end
end
为何会在导入FPGA后的signaltap上看到如图1所示的情况？？按照我的理解，虽然&DS作为组合逻辑可能有不稳定的地方，但也应该是竞争冒险那种情况、高低电平切换的边缘出问题？？因为我在CPLD信号输入的源端用示波器点了，输入并没有毛刺（如图2，探头接地粗糙所以过冲大），那么该如何分析问题的来源，是逻辑写法问题还是CPLD管脚接触不良呢...求赐教！

zgq800712

你这个CLK是有源晶振 或 PLL的时钟吧？
你先把异步信号DS打2次DFF，在把它送到NDSX。
# l  Z2 J/ p* @/ q* hreg[3:0] DS_Q
always（posedge CLK or...）
+ U6 g9 B6 f: G& ~! s) ~...
else
  A& J4 p. D; I1 z$ M, O5 lbegin
DS_Q[3:2]<={DS_Q[2],DS[1]};
DS_Q[1:0]<={DS_Q[0],DS0]};
# G+ H' L2 L; t8 X$ n, Rend
-----------------------------------------
  L6 A  g" P8 r! A把DS_Q[3] && DS_Q[1]  送给你上面的NDSX 寄存器。然后再来测测输出波形。再来看看你的探头接地点位置，探头环路面积是不是合适。就按最近接地和最小环路测下波形，还是这样吗？ 还是得话应该和CODE没有关系。

% a* m9 A* Q" Y那在看看PCB设计,VCCIO的滤波电容？
0 n; G1 w5 B: _2 @& w
% u, n. y# \& v( X% e对了你把时基看看。下拉多少时间？ns级别？

zgq800712

) k5 F* n# @3 `. R# Q6 _
- O: q7 @! u: \) S6 Xsignaltap测的只要是符合LVTTL LVCOMS他们的阀值对器件来说就是个0或1；
4 b+ e3 }2 D. W, G3 D先确认下你的信号频率有多高，10ns级别？ 测试方法对吗？

, Q* Y- s/ o" H$ A) Y9 h8 S看样子你的示波器应该不错，不是我那种坑爹的示波器。100M的带宽最多看看20M差不多，50M完全正弦。如果是泰克的话还是有方波的样子。