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1#
发表于 2014-5-12 22:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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1. 我画了一个PCB电路板,请教一下,我想核对一下封装大小,如何1:1打印PCB?" q6 D& [, X! e$ Q% i
" D/ _# f3 n4 {3 g2 @: t
2. 我把PCB发出来了,算是自己的第一个六层板联系,过几天核对完器件封装就打算送到PCB板厂制作了。- @2 [1 N! p3 ?: v9 Y) R
请网友们指教一下,还有哪些地方可改进的空间呢?我会及时修改的。
7 E7 ~7 g) P# t( \& |% s# F, u: m2 I

  {$ Z! B, ~' v# v  V% a  u  w( [. v板子基本原理就是一片FPGA,通过三个插座把UI引出来。 带了一片DDR2 RAM。
5 b$ Z1 n! v' Z5 ^4 H大体布局如下:! z& w/ ]; ]4 S& w4 `9 x8 t: K9 [
左上部分电源。& }/ |  `7 V  R$ ]/ [7 n
中间是USB/UART.
/ H2 w% ?- s) V4 `3 @下面是JTAG,USB仿真器。
& E& d" y1 L% C" K
" i9 w  X4 A* r! B- ^+ c1 N; c
9 F, ?8 O# ?" l9 R6 c% b4 W* j( m0 R% ?( _1 H8 [" [6 D
3 r# K$ n# c, j$ B
版本 cadence16.3
* i$ q) }' [. A: h 20140506.VideosProj.v0.17.autosilk.zip (1.2 MB, 下载次数: 63)
- c5 q: U) O! p2 H1 Y4 {+ k$ A6 y; t3 j! J9 t* i

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 楼主| 发表于 2014-5-13 12:50 | 只看该作者
guhcun 发表于 2014-5-13 12:26
+ h: _  Y; }5 l' }  _楼主说了这个板是子卡,不能独立使用,要配合底板,如果底板上有个USB口要拉两根IO线怎么办?
: x7 I* e, L+ ^* g. O7 L9 b
说的有道理,我底板的设计包括一片ARM,ad和da,
2 A6 W9 L  L  U0 T# |% j& ]: @如果需要USB,还真的需要差分。
, \3 |: R( Q7 z" a! w这个我一开始确实没考虑到。
# g( ?( Z! r+ i' o# K6 {+ ?# F) ?" ^" l: U! y
我最开始的想法是都做成差分,但是60多对差分,同时还要等长,走线难度有点大,. Z" g1 J8 `% K0 n% J( B; c
所以后来我就删了,想最后选出2-3对做一个下,其它就不做了。
$ R9 C7 u/ ~; A' c+ \7 ~6 v, I+ e1 a, |" e- U: D6 E3 F6 d
当然,最理想的可能都是差分走出来是吧,这样用的时候即可以作为普通GPIO,用到差分的时候又可以随意选择一对,
6 L- H1 U' ]- E, q9 ^不受太多的限制,是吧。

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发表于 2014-5-16 09:45 | 只看该作者
Yu_Shuang 发表于 2014-5-15 20:19
  S2 w1 d- C7 [1 x! B) L% w我这两天又做了下优化,把所有IO都做成了差分和等长,
( j$ y: |8 u/ g3 R0 }8 J. `你说的私印层坐在了ASS层,这个我不是很懂,0402的 ...

: h* E' Z! M0 p( U! t3 V7 A; k我说!楼主啊!差分你误差也不设置啊!DP没做到!在则就是内层1.2层是相邻层!普通信号还好!ddr线就不要重叠了!这样会产生串扰!影响信号速率! 还有就是铜到铜分割间距太近了!至少20米勒!板子单位设置mil为单位!不要设置millimeter!不过这样看个人习惯!一般都是设置mil 就是了!

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 楼主| 发表于 2014-5-13 10:18 | 只看该作者
这么说吧,我现在做的是一个核心板,FPGA的USER IO,都是以差分对形式出现的,/ a# F+ t+ {- y1 G6 ?, m, Q$ B
但是也可以不用。8 e; F) D. \1 g, \
我一共引出来100多IO,两两都是差分。
: {* ?* w' M/ a但是我底板上不需要使用差分,绝大多数都是用IO就可以了。
* v2 i# C4 R: I2 O: ]所以我只做的等长, 如果需要差分,我打算只选出一两对做一下就可以了。; T  X% u8 N: n, N( A
都做差分的,布线太麻烦了。' Z1 Q. q% J5 V

- A6 a( H* K2 s, _1 I" _& i请问我现在的做法是不是有问题呀? 是不是不做差分是不对的?

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2#
发表于 2014-5-12 22:52 | 只看该作者
plot setup中scaling factor设成1就是1:1打印了吧,你可以试试看

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3#
发表于 2014-5-13 09:55 | 只看该作者
里面有很多差分对,楼主只是用蛇形线做了等长处理

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4#
发表于 2014-5-13 09:57 | 只看该作者
比如FMC_HPC_HA21_P和FMC_HPC_HA21_N明显是一对差分对,这两个net的管脚都是相邻的,就是为了方便让你设置差分对的

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发表于 2014-5-13 11:15 | 只看该作者
Yu_Shuang 发表于 2014-5-13 10:18
" r+ n0 U1 U- e8 h0 b这么说吧,我现在做的是一个核心板,FPGA的USER IO,都是以差分对形式出现的,
, f4 e6 s# V7 D4 T( E+ C/ R  Y4 L2 j但是也可以不用。
! C; x8 P! X5 {1 `我一共 ...
! o$ u- C3 u4 n
你是硬件工程师吗?差分线传输信号的原理你知道吗?

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7#
发表于 2014-5-13 11:59 | 只看该作者
guhcun 发表于 2014-5-13 11:159 R! x3 _% u  N/ L4 a/ a- `
你是硬件工程师吗?差分线传输信号的原理你知道吗?
4 o- i; ~0 w( \
它只是作普通的GPIO来用。。。

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8#
发表于 2014-5-13 12:26 | 只看该作者
李明宗伟 发表于 2014-5-13 11:59
  Z* K2 B) u5 {8 ^1 d+ I8 {4 U* O它只是作普通的GPIO来用。。。

8 x& R0 _4 @  @# g/ u  F楼主说了这个板是子卡,不能独立使用,要配合底板,如果底板上有个USB口要拉两根IO线怎么办?

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10#
 楼主| 发表于 2014-5-13 12:54 | 只看该作者
除了FPGA的IO,我其它部分的走线,有没有明显的问题呢?请网友们多多指教,我努力改正。

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11#
发表于 2014-5-13 13:51 | 只看该作者
板子上有12V电源,电压越大,约束规则里面的距离也要相应的加大,楼主画的板子上shape-pin,shape-shape的距离是0.127mm,这个距离是软件默认的,应该改大一点,改成0.3或0.4差不多,还有,电源接口上的管脚与shape连接的线宜粗不宜细,部分的走线还可以优化一下,拉短一点,减少一些转角

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12#
发表于 2014-5-13 17:13 | 只看该作者
楼主啊!还得好好学习啊!晶振不要穿线!同层普铺铜不要叠加!走线还得大大优化啊!

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13#
发表于 2014-5-13 17:58 | 只看该作者
查看了楼主的电路板,发现,0402的元件丝印做在了ASS层,ass层一般是安装层的意思,表示实物大小,最好将丝印做在silkscreen层,如果你不想改,出文件的时候记得出ass层的丝印。大部分元件都是用lp wizard做的,应该没问题,如果你想核对封装,可以导出DXF格式,在autocad中很好测量。其余结合楼上的高见吧!

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14#
 楼主| 发表于 2014-5-15 20:15 | 只看该作者
allegro小菜 发表于 2014-5-13 17:13( X$ L* D4 T  q
楼主啊!还得好好学习啊!晶振不要穿线!同层普铺铜不要叠加!走线还得大大优化啊!

9 \" t; w9 t& ~2 k1 G2 J: c晶振不要穿线,同层普通不要叠加,能再解释一下吗?
/ J  `# _. [1 w  f  a0 p4 L我不是很懂。

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15#
 楼主| 发表于 2014-5-15 20:19 | 只看该作者
我这两天又做了下优化,把所有IO都做成了差分和等长,
$ c( \$ S" U2 K- ]. A, Q你说的私印层坐在了ASS层,这个我不是很懂,0402的封装我也是用IPC生成的呢,有索引的,没看出问题。
. v5 K7 P0 }8 y走线我再优化优化,我上传了自己改过的,请网友们再多多指教,我尽量多跟高手多学一点。
; h6 y3 Q: l: A6 h; f$ v" Q
5 |3 J% F' j! s6 c8 D. F$ z
5 `3 E* S3 v" kcadence16.3 PCB: I8 N8 y8 c1 e1 p
20140515.VideosProj.v0.20.autosilk.zip (994.53 KB, 下载次数: 21)
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