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Yu_Shuang · 发表于 2014-5-12 22:00

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1. 我画了一个PCB电路板，请教一下，我想核对一下封装大小，如何1：1打印PCB?

2. 我把PCB发出来了，算是自己的第一个六层板联系，过几天核对完器件封装就打算送到PCB板厂制作了。
请网友们指教一下，还有哪些地方可改进的空间呢？我会及时修改的。

板子基本原理就是一片FPGA，通过三个插座把UI引出来。带了一片DDR2 RAM。
大体布局如下：
左上部分电源。
中间是USB/UART.
下面是JTAG，USB仿真器。

版本 cadence16.3

20140506.VideosProj.v0.17.autosilk.zip (1.2 MB, 下载次数: 63)

Yu_Shuang · 发表于 2014-5-13 12:50

guhcun 发表于 2014-5-13 12:26
+ h: _ Y; }5 l' } _楼主说了这个板是子卡，不能独立使用，要配合底板，如果底板上有个USB口要拉两根IO线怎么办？

说的有道理，我底板的设计包括一片ARM，ad和da，
如果需要USB，还真的需要差分。
这个我一开始确实没考虑到。

我最开始的想法是都做成差分，但是60多对差分，同时还要等长，走线难度有点大，
所以后来我就删了，想最后选出2-3对做一个下，其它就不做了。

当然，最理想的可能都是差分走出来是吧，这样用的时候即可以作为普通GPIO，用到差分的时候又可以随意选择一对，
不受太多的限制，是吧。

allegro小菜 · 发表于 2014-5-16 09:45

Yu_Shuang 发表于 2014-5-15 20:19
S2 w1 d- C7 [1 x! B) L% w我这两天又做了下优化，把所有IO都做成了差分和等长，
( j$ y: |8 u/ g3 R0 }8 J. `你说的私印层坐在了ASS层，这个我不是很懂，0402的 ...

我说！楼主啊！差分你误差也不设置啊！DP没做到！在则就是内层1.2层是相邻层!普通信号还好！ddr线就不要重叠了！这样会产生串扰！影响信号速率! 还有就是铜到铜分割间距太近了！至少20米勒！板子单位设置mil为单位！不要设置millimeter！不过这样看个人习惯！一般都是设置mil 就是了！

Yu_Shuang · 发表于 2014-5-13 10:18

这么说吧，我现在做的是一个核心板，FPGA的USER IO，都是以差分对形式出现的，
但是也可以不用。
我一共引出来100多IO,两两都是差分。
但是我底板上不需要使用差分，绝大多数都是用IO就可以了。
所以我只做的等长，如果需要差分，我打算只选出一两对做一下就可以了。
都做差分的，布线太麻烦了。

请问我现在的做法是不是有问题呀？是不是不做差分是不对的？

hkljy · 发表于 2014-5-12 22:52

plot setup中scaling factor设成1就是1：1打印了吧，你可以试试看

xinzh · 发表于 2014-5-13 09:55

里面有很多差分对，楼主只是用蛇形线做了等长处理

xinzh · 发表于 2014-5-13 09:57

比如FMC_HPC_HA21_P和FMC_HPC_HA21_N明显是一对差分对，这两个net的管脚都是相邻的，就是为了方便让你设置差分对的

xinzh · 发表于 2014-5-13 11:15

Yu_Shuang 发表于 2014-5-13 10:18
" r+ n0 U1 U- e8 h0 b这么说吧，我现在做的是一个核心板，FPGA的USER IO，都是以差分对形式出现的，
, f4 e6 s# V7 D4 T( E+ C/ R Y4 L2 j但是也可以不用。
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你是硬件工程师吗？差分线传输信号的原理你知道吗？

李明宗伟 · 发表于 2014-5-13 11:59

guhcun 发表于 2014-5-13 11:159 R! x3 _% u N/ L4 a/ a- `
你是硬件工程师吗？差分线传输信号的原理你知道吗？

它只是作普通的GPIO来用。。。

xinzh · 发表于 2014-5-13 12:26

李明宗伟发表于 2014-5-13 11:59
Z* K2 B) u5 {8 ^1 d+ I8 {4 U* O它只是作普通的GPIO来用。。。

楼主说了这个板是子卡，不能独立使用，要配合底板，如果底板上有个USB口要拉两根IO线怎么办？

Yu_Shuang · 发表于 2014-5-13 12:54

除了FPGA的IO，我其它部分的走线，有没有明显的问题呢？请网友们多多指教，我努力改正。

xinzh · 发表于 2014-5-13 13:51

板子上有12V电源，电压越大，约束规则里面的距离也要相应的加大，楼主画的板子上shape-pin，shape-shape的距离是0.127mm，这个距离是软件默认的，应该改大一点，改成0.3或0.4差不多，还有，电源接口上的管脚与shape连接的线宜粗不宜细，部分的走线还可以优化一下，拉短一点，减少一些转角

allegro小菜 · 发表于 2014-5-13 17:13

楼主啊！还得好好学习啊！晶振不要穿线！同层普铺铜不要叠加！走线还得大大优化啊！

nat · 发表于 2014-5-13 17:58

查看了楼主的电路板，发现，0402的元件丝印做在了ASS层，ass层一般是安装层的意思，表示实物大小，最好将丝印做在silkscreen层，如果你不想改，出文件的时候记得出ass层的丝印。大部分元件都是用lp wizard做的，应该没问题，如果你想核对封装，可以导出DXF格式，在autocad中很好测量。其余结合楼上的高见吧！

Yu_Shuang · 发表于 2014-5-15 20:15

allegro小菜发表于 2014-5-13 17:13( X$ L* D4 T q
楼主啊！还得好好学习啊！晶振不要穿线！同层普铺铜不要叠加！走线还得大大优化啊！

晶振不要穿线，同层普通不要叠加，能再解释一下吗？
我不是很懂。

Yu_Shuang · 发表于 2014-5-15 20:19

我这两天又做了下优化，把所有IO都做成了差分和等长，
你说的私印层坐在了ASS层，这个我不是很懂，0402的封装我也是用IPC生成的呢，有索引的，没看出问题。
走线我再优化优化，我上传了自己改过的，请网友们再多多指教，我尽量多跟高手多学一点。

cadence16.3 PCB

20140515.VideosProj.v0.20.autosilk.zip (994.53 KB, 下载次数: 21)

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