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发表于 2014-5-12 22:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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1. 我画了一个PCB电路板,请教一下,我想核对一下封装大小,如何1:1打印PCB?
; n2 e$ e, {8 Q- k! ?9 m. @3 m! r" F  h$ W, `
2. 我把PCB发出来了,算是自己的第一个六层板联系,过几天核对完器件封装就打算送到PCB板厂制作了。5 ^! E9 y3 z; H$ `2 Q
请网友们指教一下,还有哪些地方可改进的空间呢?我会及时修改的。
+ D+ ]( g2 D6 H+ Q% e; K7 M! z  c' |- {* u
0 ~" n+ d9 M  z6 ^# h
板子基本原理就是一片FPGA,通过三个插座把UI引出来。 带了一片DDR2 RAM。
# h( h  g; i* s$ ?! g) T大体布局如下:
( X2 y. R" e7 w1 w左上部分电源。
7 ]1 Y! S' |5 E中间是USB/UART.  m, {, @( J( x8 G3 [4 a
下面是JTAG,USB仿真器。. a, ~+ J- w2 t% X1 h7 W* F
7 J% D- h( [7 b2 W' P* n/ Q

1 [+ v1 v. h2 h! A/ @% l0 Q" R
- O# Z3 ^4 r9 n1 i! y3 p+ m1 U4 K& @. A7 k# _/ O
版本 cadence16.3
9 w' I# l/ r8 x0 k1 V7 C6 ^! Y 20140506.VideosProj.v0.17.autosilk.zip (1.2 MB, 下载次数: 63) $ {+ z6 v+ w# g0 E
0 p) q( ?' v/ f+ p7 l1 \

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 楼主| 发表于 2014-5-13 12:50 | 只看该作者
guhcun 发表于 2014-5-13 12:26' ]" U9 T6 I& L7 T  X- a+ G
楼主说了这个板是子卡,不能独立使用,要配合底板,如果底板上有个USB口要拉两根IO线怎么办?

; U8 d1 p8 {4 F8 a  B/ W说的有道理,我底板的设计包括一片ARM,ad和da,) w' I6 U$ ]5 I- A7 w! T
如果需要USB,还真的需要差分。
9 S( i/ j: \& B( v  M/ e- M这个我一开始确实没考虑到。
0 t& s6 ]) g6 K+ C3 Q% c
7 t* I% n$ W" b! ~" [2 R我最开始的想法是都做成差分,但是60多对差分,同时还要等长,走线难度有点大,
/ i2 ~! `# U6 G( f  J6 v4 ^2 a所以后来我就删了,想最后选出2-3对做一个下,其它就不做了。! c2 r/ C/ W# s" a
5 H3 `, V; h, N4 `' L& M/ ?
当然,最理想的可能都是差分走出来是吧,这样用的时候即可以作为普通GPIO,用到差分的时候又可以随意选择一对,  n* ~( D; y8 m
不受太多的限制,是吧。

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发表于 2014-5-16 09:45 | 只看该作者
Yu_Shuang 发表于 2014-5-15 20:19& B. r7 l0 [+ E! L- V
我这两天又做了下优化,把所有IO都做成了差分和等长," V( F; o5 ^) ]- L' ~; v
你说的私印层坐在了ASS层,这个我不是很懂,0402的 ...

) J# F$ ^* K6 w我说!楼主啊!差分你误差也不设置啊!DP没做到!在则就是内层1.2层是相邻层!普通信号还好!ddr线就不要重叠了!这样会产生串扰!影响信号速率! 还有就是铜到铜分割间距太近了!至少20米勒!板子单位设置mil为单位!不要设置millimeter!不过这样看个人习惯!一般都是设置mil 就是了!

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 楼主| 发表于 2014-5-13 10:18 | 只看该作者
这么说吧,我现在做的是一个核心板,FPGA的USER IO,都是以差分对形式出现的,6 G* X, b' I! y& ?# t
但是也可以不用。0 d6 a. e% j' O" w. e
我一共引出来100多IO,两两都是差分。- [& m0 I4 L8 N
但是我底板上不需要使用差分,绝大多数都是用IO就可以了。
; Z7 `) Y6 r6 |/ M, I+ R" M所以我只做的等长, 如果需要差分,我打算只选出一两对做一下就可以了。+ d( Y! F4 ^8 n% S- b1 p9 j/ [
都做差分的,布线太麻烦了。
* k' O, Y0 B5 {8 \4 D7 v4 R4 i# s4 b- T* I9 S$ T
请问我现在的做法是不是有问题呀? 是不是不做差分是不对的?

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2#
发表于 2014-5-12 22:52 | 只看该作者
plot setup中scaling factor设成1就是1:1打印了吧,你可以试试看

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3#
发表于 2014-5-13 09:55 | 只看该作者
里面有很多差分对,楼主只是用蛇形线做了等长处理

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4#
发表于 2014-5-13 09:57 | 只看该作者
比如FMC_HPC_HA21_P和FMC_HPC_HA21_N明显是一对差分对,这两个net的管脚都是相邻的,就是为了方便让你设置差分对的

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发表于 2014-5-13 11:15 | 只看该作者
Yu_Shuang 发表于 2014-5-13 10:18
4 U- [2 C- \$ l这么说吧,我现在做的是一个核心板,FPGA的USER IO,都是以差分对形式出现的,
% b2 l% l- @  R, z" }但是也可以不用。; `# @9 z5 @" x
我一共 ...
2 ?- R. `" [% n$ A* G, g0 ]! J
你是硬件工程师吗?差分线传输信号的原理你知道吗?

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发表于 2014-5-13 11:59 | 只看该作者
guhcun 发表于 2014-5-13 11:15- p* s+ J) o, e* \" z" d9 X8 k. _) l
你是硬件工程师吗?差分线传输信号的原理你知道吗?

1 |; o3 I9 ~. c它只是作普通的GPIO来用。。。

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发表于 2014-5-13 12:26 | 只看该作者
李明宗伟 发表于 2014-5-13 11:59
$ y) q9 G- f4 ^9 J1 k9 |它只是作普通的GPIO来用。。。

9 ?! `3 f$ |7 Y7 U楼主说了这个板是子卡,不能独立使用,要配合底板,如果底板上有个USB口要拉两根IO线怎么办?

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10#
 楼主| 发表于 2014-5-13 12:54 | 只看该作者
除了FPGA的IO,我其它部分的走线,有没有明显的问题呢?请网友们多多指教,我努力改正。

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11#
发表于 2014-5-13 13:51 | 只看该作者
板子上有12V电源,电压越大,约束规则里面的距离也要相应的加大,楼主画的板子上shape-pin,shape-shape的距离是0.127mm,这个距离是软件默认的,应该改大一点,改成0.3或0.4差不多,还有,电源接口上的管脚与shape连接的线宜粗不宜细,部分的走线还可以优化一下,拉短一点,减少一些转角

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12#
发表于 2014-5-13 17:13 | 只看该作者
楼主啊!还得好好学习啊!晶振不要穿线!同层普铺铜不要叠加!走线还得大大优化啊!

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13#
发表于 2014-5-13 17:58 | 只看该作者
查看了楼主的电路板,发现,0402的元件丝印做在了ASS层,ass层一般是安装层的意思,表示实物大小,最好将丝印做在silkscreen层,如果你不想改,出文件的时候记得出ass层的丝印。大部分元件都是用lp wizard做的,应该没问题,如果你想核对封装,可以导出DXF格式,在autocad中很好测量。其余结合楼上的高见吧!

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14#
 楼主| 发表于 2014-5-15 20:15 | 只看该作者
allegro小菜 发表于 2014-5-13 17:13
  Q1 h9 A# P( n+ f! W; r楼主啊!还得好好学习啊!晶振不要穿线!同层普铺铜不要叠加!走线还得大大优化啊!
* |8 M% `! y0 c+ F4 A( V
晶振不要穿线,同层普通不要叠加,能再解释一下吗?7 ?% U  V( o/ h! T% `2 S) a' _
我不是很懂。

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15#
 楼主| 发表于 2014-5-15 20:19 | 只看该作者
我这两天又做了下优化,把所有IO都做成了差分和等长,
2 N2 b* {/ ]5 O/ t* n1 }你说的私印层坐在了ASS层,这个我不是很懂,0402的封装我也是用IPC生成的呢,有索引的,没看出问题。
6 k. [5 G8 }) V( W走线我再优化优化,我上传了自己改过的,请网友们再多多指教,我尽量多跟高手多学一点。" Y8 D( ]/ h# p$ x# }

& l# b# S4 }2 y' Q- S9 t% h5 v
" v5 w+ j1 u0 @4 j$ K9 `- D6 O# mcadence16.3 PCB) K* R. W* F$ X  L; Q8 B
20140515.VideosProj.v0.20.autosilk.zip (994.53 KB, 下载次数: 21)
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