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[Cadence Sigrity] Allegro 中怎么利用Analyze->Probe 出 inductance, capacitance report

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1#
发表于 2014-3-14 15:46 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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如题, allegro 中怎么利用Analyze->Probe 出 inductance, capacitance report?
2 o2 R$ L2 R; `% q% B为什么有些net 出不出来呢?( l3 L1 E( h9 ?' i. X- }
是不是要为每个Pin 定义好drive 和 receive 的类型?
. {. u/ D8 \4 h( i+ b2 ]- s求教高手,不知道有没有这方面的资料。

2014-03-14 15 41 15.png (18.11 KB, 下载次数: 3)

图一

图一

2014-03-14 15 43 30.png (36.26 KB, 下载次数: 3)

2014-03-14 15 43 30.png

2014-03-14 15 45 30.png (14.38 KB, 下载次数: 2)

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2#
发表于 2014-3-26 17:38 | 只看该作者
你需要将你的NET的pin type设置正确。假如:你的pin1是输出就设置为:out ,pin2为输入就设置为:IN。) q% I4 Z8 E7 ~. {. e& N
other设置为:unspce。% m; j% F8 ~% {2 E, x* `9 g) o
还有就是你的buff模型要赋正确。
* F4 p* E* Y# }你可以在logic--pin type里面去查看你的pin type和赋pin type

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3#
 楼主| 发表于 2014-6-17 16:55 | 只看该作者
xiao_layout 发表于 2014-3-26 17:38- `# f/ k8 ?8 n: w
你需要将你的NET的pin type设置正确。假如:你的pin1是输出就设置为:out ,pin2为输入就设置为:IN。
. _& Z& S4 T- G9 I' s/ Ooth ...

3 E4 N# W* Z2 D% n% a多谢回复,已解决!
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