一个原理图中的疑问

aimar327

看到这样一个原理图，DSP的DDR-IF外接两颗内存颗粒，其中内存颗粒DQ接口与DSP的DDR-IF对应接口的管脚顺序是打乱的，这样对数据的存取似乎会产生问题，不知道为什么这样做，是出于什么样的考虑呢？
" Z4 U& d1 D7 ]; o下面附图，图1是内存颗粒上DQ管脚的连接，图2是DSP上DDR-IF部分相关管脚的连接。  

bluskly

哪里有错了？？你看到哪里有错了？哪里有顺序错了？高位接高位 低位接低位 从31到0 全部都正确呀？其中排阻两端的话，仅仅是为了布线而已。都是串电阻而已。不知道你所谓的顺序错了是指什么。抓住本质。只要本质抓住了，其他就是浮云了

yujingfa

bluskly 发表于 2013-11-29 00:07
( n2 d0 b2 b- C$ a4 R# R7 m哪里有错了？？你看到哪里有错了？哪里有顺序错了？高位接高位 低位接低位 从31到0 全部都正确呀？其中排阻 ...

5 c0 @* U% J6 `7 s0 T2 i果然是浮云，浪费了我的表情，盯着看了一会结果没错

aimar327

bluskly 发表于 2013-11-29 00:07
哪里有错了？？你看到哪里有错了？哪里有顺序错了？高位接高位 低位接低位 从31到0 全部都正确呀？其中排阻 ...

3 d  L  B. N' v7 w9 u! T不好意思，数据存取逻辑上是没有问题，我当时过分的关注排阻两端的信号线了，实在不好意思！
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) \5 l: X- j% L# l+ X; O, n/ Q' |; W想请教下，这样布线是出于什么考虑，bit位不打乱，不是也可以一样的布线？
# L& U% O  n- X+ C4 ^
9 R; F. }5 x# r# l2 t" T" tonce again apologise to all.

chunhai6669

没啃过骨头的不知道骨头硬，这是方便走线，不然全是绕的

aimar327

多谢楼上指教，确实没有布过线。

zgq800712

方便走线呗，
2 R: s5 E# `- Y如SDRAM DQML 对应DQ0-DQ7  ，在DQ0-DQ7 当然可以互换，原来怎么写进去，就怎么读出来顺序还不是一样不是嘛。

liangkai520

木易紫水晶

方便布线。

雾霾有罪

乌龙