allegro等长设置问题

tanghui1987510

等长设置好后，显示的长度与实际长度不一致，请问这是什么原因呢？？？{:soso_e183:}
. l/ g9 Z9 ^3 d5 [) l. f, G

dzkcool

去掉下图中的Z Axis Delay即可不包括过孔长度
9 p, r% G) \6 i9 v

李明宗伟

什么是显示长度，什么是实际长度啊

tanghui1987510

李明宗伟 发表于 2013-8-1 21:27
* R; e/ I& u0 n$ L: m9 g1 d什么是显示长度，什么是实际长度啊

! G- g1 N  x0 m' Xshow net 的时候显示如下，为什么会出现BOTTOM/BOTTOM,Zall=32 MIL，不知道哪边设置错了
5 f8 j2 y0 ~* W( I4 D
" Z! [7 a9 D, O! n# V1 m0 Q
: K% x% C( h3 q; ~# f  Net Name:            XM1_DATA15
. _. e6 i6 x1 Z) D& |  Member of Bus:       XM1-D1

6 I. u8 W6 y5 d5 {/ f+ M  Pin count:              2
+ _3 o% L8 K7 z( x6 g/ M  Via count:              4
  Total etch length:      903.28 MIL  
  Total manhattan length: 430.73 MIL
  Percent manhattan:      209.71%

  Pin                     Type      SigNoise Model        Location
4 u  Y' a! V4 F9 a  ---                     ----      --------------        --------
6 c, j: j+ R' t" i  U4.B9                   UNSPEC                          (-1516.62 685.41)
  U1.C17                  UNSPEC                          (-1184.58 784.10)
; v! S: ~9 C% A8 i
  No connections remaining
! s! f) B' D: E8 g
! _0 j2 @# G2 J6 u$ Y$ R  Properties attached to net
    BUS_NAME          = XM1-D1
# H" Y* i" I  F- p' j; O5 \3 F5 i2 t    ELECTRICAL_CONSTRAINT_SET  = XM1_DATA8
/ c2 e1 Y0 o% Y# {
  Electrical Constraints assigned to net XM1_DATA15
: x# L) c9 V* D    relative prop delay: global group XM1-D1 from U1.C17 to U4.B9  delta=0.00 MIL  tol=20.00 MIL
* {$ j( B  n; D5 {" H( E5 A
  Constraint information:
( |( p! g, h% T; A0 J5 b' r    (RDly) U1.C17 to U4.B9  min= 919.3 MIL  max= 959.3 MIL  actual= 935.28 MIL                   target=  (XM1_DATA12) U1.C18 to U4.D1
: h# y0 [. i& ?" g            (-1184.58,784.10) pin U1.C17,UNSPEC,BOTTOM/BOTTOM
5 P5 W3 ]& U. Q( j" l            (-1184.56,784.10) via GND07/BOTTOM
8 b4 t1 \1 `' F& V2 c8 l      18.13 MIL cline GND07
            (-1197.38,771.31) via GND02/GND07
      639.6 MIL cline ART06
6 W7 L* T3 m6 r2 Q1 n6 R            (-1368.74,567.43) via GND02/GND07
8 O7 x. b- M# ?8 `3 \8 I      30.94 MIL cline GND07
1 ~3 E( J/ h3 U7 R2 K; V5 I            (-1393.13,581.82) via GND07/BOTTOM
      214.59 MIL cline BOTTOM
            (-1516.62,685.41) pin U4.B9,UNSPEC,BOTTOM/BOTTOM,Zall=32 MIL
3 \2 q' B& b( M- B- R1 W4 j0 g2 M/ X, F  Member of Groups:
    BUS             : XM1-D1

在水一方@羽球

加我QQ739537967，给你看看

李明宗伟

Total etch length和Constraint information中的不是同一概念；Total etch length只是走线长度，而Constraint information中的线长还会包括过孔等信息，是综合考虑的延迟。

tanghui1987510

李明宗伟 发表于 2013-8-2 21:58
" Y" ?1 {  @- v( [8 O0 Q5 e" k% }Total etch length和Constraint information中的不是同一概念；Total etch length只是走线长度，而Constrai ...

* p: B" ^& |' d3 H那怎样才能在Relative Propagation Delay的Length栏显示的是Total etch length，而不是Constraint information的长度呢？

李明宗伟

Relative Propagation Delay，如你所见，约束的是延迟，就是我之前所讲的包括过孔在内的所有因素导致的延迟；而如果你只是想约束走线长度的话，可以设置Total Etch Length，不过它不是相对约束。

tanghui1987510

李明宗伟 发表于 2013-8-5 17:18
Relative Propagation Delay，如你所见，约束的是延迟，就是我之前所讲的包括过孔在内的所有因素导致的延迟 ...

请问具体要怎么做？在哪边修改？

jiaoweiyong

过孔的长度也算到里面去了，如果通孔板，你看下相差是不是就是板的厚度

tanghui1987510

jiaoweiyong 发表于 2013-8-6 09:55
) ^) {5 K- U/ X$ x- C4 s5 C9 L5 j过孔的长度也算到里面去了，如果通孔板，你看下相差是不是就是板的厚度

# W6 s9 A  K# A2 d9 m: a3 r" v我要怎样设定，才能不把过孔算在里面呢？{:soso_e183:}

lisatm

tanghui1987510 发表于 2013-8-6 10:27
) ?+ S: a/ n- f. B我要怎样设定，才能不把过孔算在里面呢？

直接查询不就可以了吗？显示的是走线的长度。

jiaoweiyong

忘记了

tanghui1987510

dzkcool 发表于 2013-8-6 12:21
去掉下图中的Z Axis Delay即可不包括过孔长度

{:soso_e183:} 正解，感谢！！！

yangzhou1690

设定可以把表层的走线x0.9再记入长度吗