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新手DDR3走线,请大师点评一下此两种走线有什么差别??

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1#
发表于 2013-7-18 11:39 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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如图,DDR3地址走线. 直线型地址走线是我自已画的,另外一份是我在论坛内找的模板.我想请问一下各位高手,此两种走法(除了空间限制)对EMC,EMI有什么影响?因为看很多人走线都是歪歪扭扭,一直搞不明白其中的原因何在.

无标题.jpg (275.33 KB, 下载次数: 3)

无标题.jpg

该用户从未签到

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发表于 2013-7-19 09:16 | 只看该作者
本帖最后由 Glenn 于 2013-7-19 09:18 编辑
! D! n( Z/ }) S4 ^4 @2 O0 i) }1 N' Q# r* e! u" s3 v: E
DDR3芯片的速率是800M到1.6G,速度最低也的800M,这时候信号完整性问题就来了!/ y; y7 k+ l7 p1 E
1.按您的布线,直线部分没有stub,但外面的线stub太长
3 z2 t& [* o6 E8 u2.您走线的拓扑是T点,还是菊花链?不管是那种现在的走线都有信号完整性问题,系统工作将不稳定。7 r2 j" x5 ^; N# c! ~6 e; c; |  l

* @5 c* x2 E% i% T5 [4 L1 kDDR3-四片的最好拓扑结构是菊花链,DDR3扇出尽量不出芯片,上下拉电阻靠近最后一片DDR,分段等长,以DQS为基准,误差25mil,以确保信号完整!菊花链如图所示:

DDR3_四片.png (11.77 KB, 下载次数: 12)

DDR3_四片.png

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发表于 2014-5-13 17:03 | 只看该作者
Glenn 发表于 2013-7-19 09:16
* H9 P- q- l$ XDDR3芯片的速率是800M到1.6G,速度最低也的800M,这时候信号完整性问题就来了!
6 T3 z" j' w6 X- b8 U9 m  V1 o4 p4 U1.按您的布线,直线部分没 ...
7 G/ r6 X1 }* r9 B7 T
高手,那请问一下,1,这四个DDR的地址线与数据线组可以保持的误差是多少呢?2,数据组与数据组之间保持的误差是多少呢?

该用户从未签到

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发表于 2015-6-1 11:14 | 只看该作者
457958672 发表于 2013-7-18 17:528 A; o2 p3 s8 Q! l/ z6 b
相信直线的更好,因为我也是走直线,说说原因0 z+ f3 l1 F+ F- @
1.在打via的时候明显第一种会将电源和地平面打断,影响信号 ...
( L/ [( {% F+ c
大哥貌似第一幅图是楼主的参考资料,第二份图是他自己画的吧???
  • TA的每日心情
    擦汗
    2025-8-22 15:57
  • 签到天数: 104 天

    [LV.6]常住居民II

    2#
    发表于 2013-7-18 11:43 | 只看该作者
    坚持自己,等你出错的那一天。你就会做的和别人一样了。。嘎嘎。。

    该用户从未签到

    3#
     楼主| 发表于 2013-7-18 11:50 | 只看该作者
    yangjinxing521 发表于 2013-7-18 11:43 + Z2 D3 x6 ~/ u" ~% h6 I
    坚持自己,等你出错的那一天。你就会做的和别人一样了。。嘎嘎。。

      R- X0 q9 Z, ?/ [5 \# V说说原因呗.
  • TA的每日心情
    开心
    2019-11-19 16:42
  • 签到天数: 1 天

    [LV.1]初来乍到

    4#
    发表于 2013-7-18 14:33 | 只看该作者
    你直直的走线,还有电源和地没有扇出,这些VIA 要打哪里?除去空间有影响,其本是没有什么影响的
  • TA的每日心情

    2019-11-19 16:23
  • 签到天数: 1 天

    [LV.1]初来乍到

    5#
    发表于 2013-7-18 17:52 | 只看该作者
    相信直线的更好,因为我也是走直线,说说原因
    ( w5 E3 g9 n5 g" x5 m! C  [) \% q1.在打via的时候明显第一种会将电源和地平面打断,影响信号回流(建议你的可以吧你的via的距离拉大一点让铺铜时能铺过去)./ Z& }( h8 u# y, L" ?  ?/ C
    2.扇出好一个DDR的地址线后可以直接copy到其他DDR上面减少工作量(如4楼说的你应该吧电源孔和地孔扇出)
    & z- {8 ~1 M! _- N1 |3.走成直线很有规律方便做等长(从左到右DDR编号为1234,用上面copy的方法可以直接让:12间地址线的长度=34间地址线的长度): [2 ^* x5 d% B& @
    4.做T点时,T点会很整齐,只需要找好两个t点,其他t点都能够按照栅格对齐即可,方便快捷
    6 P2 _  f2 }& Y* x0 q5 X, i$ Q) E5.貌似你的第一幅图是不满足3W原则,而整齐的走直线可以很容易满足3W.
    , Q+ y! F( C1 ~3 [0 G, J9 X" n& d4 o; ]2 B" @% O* D$ r4 N
    当然也有不好的地方就是这样会让地址线无形中变长。
    5 b! H$ E  A, X; [2 C: z4 |上面是个人的看法,有什么不对的地方请各位高手指点
    - \* s3 ^; o1 W

    YCZ`HNFC7JT8585L1QYO}31.jpg (161.27 KB, 下载次数: 1)

    YCZ`HNFC7JT8585L1QYO}31.jpg

    F6LFIY$41P`JLUBR$A4K8ME.jpg (54.64 KB, 下载次数: 1)

    F6LFIY$41P`JLUBR$A4K8ME.jpg

    点评

    大哥貌似第一幅图是楼主的参考资料,第二份图是他自己画的吧???  详情 回复 发表于 2015-6-1 11:14

    该用户从未签到

    7#
    发表于 2013-7-19 13:49 | 只看该作者
    Glenn 发表于 2013-7-19 09:16
    : j" r9 s7 Z, }; S8 p* p8 bDDR3芯片的速率是800M到1.6G,速度最低也的800M,这时候信号完整性问题就来了!
    3 V5 w; H+ A4 \1.按您的布线,直线部分没 ...
    * w, E3 o" Z! ?. `) ~7 [
    我怎么记得地址线要和CLK 线长度比拟才好呢?误差不超过200mil?请确认!

    该用户从未签到

    8#
    发表于 2013-7-19 13:54 | 只看该作者
    其实你给的两种我觉得都不好! 首先左边7跟跟右边的几根拓扑结构都不一样!这样不好吧!

    该用户从未签到

    9#
    发表于 2013-7-19 16:04 | 只看该作者
    dzwinner 发表于 2013-7-19 13:49 5 D' v6 v2 L% ?
    我怎么记得地址线要和CLK 线长度比拟才好呢?误差不超过200mil?请确认!
    # Z0 W: w" R. m& I
    能做到最好为什么不做呢?如果空间实在是不够,误差可以大一点。FYI,我是给Jimmy老大打下手的,以上内容都是听Jimmy讲课的知识总结。
  • TA的每日心情
    开心
    2020-1-8 15:27
  • 签到天数: 1 天

    [LV.1]初来乍到

    10#
    发表于 2013-7-19 17:32 | 只看该作者
    stub太长了点.......

    该用户从未签到

    11#
    发表于 2013-7-20 11:16 | 只看该作者
    6楼正解 还有 过孔不要打在一起了 除了好看点没得其他用处 但是你把参考平面全破坏了!

    该用户从未签到

    12#
    发表于 2013-7-20 11:40 | 只看该作者
    高手如云啊

    该用户从未签到

    13#
    发表于 2013-7-22 14:01 | 只看该作者
    高手~~大大的多

    该用户从未签到

    14#
    发表于 2014-4-25 13:38 | 只看该作者
    高手如云啊

    该用户从未签到

    15#
    发表于 2014-5-12 18:12 | 只看该作者
    学习了,请继续讨论
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