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[Cadence Sigrity] 哪位用过ALLEGRO 16做过virtex-4 的lvds信号的信号完整性分析呢?

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1#
发表于 2008-8-8 14:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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哪位用过allegro 16做过virtex-4 的lvds信号的信号完整性分析呢?
: e+ i( ^: F0 R我的问题描述:
2 b6 ?5 P7 }; W# T我已经设置一对lvds差分输入,但是在输出文件是LVDS的P端为IBISINPUT,而LVDS的N端为IBISO。
) K$ u9 g) _/ O) ]" N. B  ~这样的lvds的模型就成为一个收发器,而不是接收器。而我的仿真结果,振铃现象非常的严重,
1 [! m' t$ F4 J/ u1 G, B: p所以我认为是模型错误。
0 S( n5 Q5 D$ }  H  ^  Q/ ^
! z' ?. o' t5 p' ~  n" J6 O7 R( e请问,有谁做过类似的仿真,可以交流一下吗?多谢!!

该用户从未签到

2#
发表于 2008-8-16 14:36 | 只看该作者
是不是模型错误要通过模型编辑器进行check。  I  c% s2 E' s" s) ?
xilinx提供的是ibis model,在利用SQ仿真时,你要转换成dml,而这个转换过程的提示信息会包含模型完整性(errors,warnings)的信息。6 U! Z. m8 D* S+ v9 w; b4 Z& @

: t- I: A4 b' w* g1 [7 Ilz不会从来不注意这些信息吧?
5 N/ W( h5 `8 H2 J( M
- w; R5 K6 ]" Y/ L' [' O% J振铃严重是欠阻尼,源端,终端的阻抗失配带来的不断反射导致该问题。LVDS信号仿真的应该是一对差分耦合信号。你要根据特征阻抗值考虑合适的端接策略,进而减弱振铃现象。

该用户从未签到

3#
发表于 2008-8-17 11:42 | 只看该作者
目前很多模型做的不是很好,一些差份信号模型里面没有差分模型,因此建议在IBIS模型文件里面修改,自己将他们定义成差分模型。理论上差分模型的N和P的模型几本是一致的,所以个人感觉你的模型可能有问题。请再确认一下。# u3 e, d( s* t% }" i2 s
另外LVDS信号需要增加100欧姆的端接匹配,目的是为了改善信号完整性,如降低摆幅,减少振铃,提供回流路径等作用。所以请确认一下是否增加。/ N3 v. x4 O1 k: F7 y
仿真软件只要你设置对,用那个版本问题不大,目前仿真软件的可信度还是很高的。, n( `, ~5 P1 A3 I* f% f: U" n. N' C
LVDS是差分信号,只要看差模DIFF信号就可以了,单端信号和共模信号都可以不用太多关注。
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