平板电脑ddr3 高频率跑不起来，应该怎么调。

zzyzjdy · 发表于 2013-6-11 07:08

xuexixuexi

tzljbj · 发表于 2013-6-11 14:57

海思方案2层板都有跑到1333MHz，阻抗用包地处理。

Vincent.M · 发表于 2013-6-11 16:06

tzljbj 发表于 2013-6-11 14:57
$ B! v% K4 d- H, W. r4 v% G海思方案2层板都有跑到1333MHz，阻抗用包地处理。

请教下，SI，时序是怎么保证的呢？因为基本很难做到等长约束了，地也不完整了。

tzljbj · 发表于 2013-6-11 16:16

Hi3520D可以去参考下。底层尽量不放元器件，保证地的完整。这个片子封装做的比较好，可以实现200mil以内等长。

Vincent.M · 发表于 2013-6-11 17:20

tzljbj 发表于 2013-6-11 16:16
8 Q, M$ q D3 c9 m5 \% C2 ^- KHi3520D可以去参考下。底层尽量不放元器件，保证地的完整。这个片子封装做的比较好，可以实现200mil以内等长 ...

搞一个Hi3520D的EVM来呢？参考下layout

DIA3BLO · 发表于 2013-6-13 10:31

两层板DDR3跑高频

完整的地平面都没有，阻抗怎么控制。。。

Vincent.M · 发表于 2013-6-18 21:13

DIA3BLO 发表于 2013-6-13 10:31
$ ]' o1 S9 M, ~" b& G两层板DDR3跑高频完整的地平面都没有，阻抗怎么控制。。。

可以用rf 领域常用的CPWG方法来控制电源平面不完整或者无参考平面的的trace 阻抗。

超級狗 · 发表于 2013-6-19 08:32

Vincent.M 发表于 2013-6-18 21:13 , q: U! Q8 P1 `- t- a9 o$ w
可以用rf 领域常用的CPWG方法来控制电源平面不完整或者无参考平面的的trace 阻抗。

{:soso_e103:}

超級狗 · 发表于 2013-6-19 08:48

Vincent.M 发表于 2013-6-18 21:13
9 _& p& ]- Y7 f z( A% q可以用rf 领域常用的CPWG方法来控制电源平面不完整或者无参考平面的的trace 阻抗。

請益一件事︰

CPWG 是不是仍然要滿足 Micro Strip Transmission Line？

{:soso_e132:}

Glenn · 发表于 2013-6-19 15:21

把层数加到四层或六、八层，叠好层，做好匹配阻抗，DDR3的线走内层，应该可以了！国人就是什么都干做啊，这省的不是钱，是公司的寿命！！

Vincent.M · 发表于 2013-6-19 19:58

搞两层板ddr2-ddr3 的确要小心做board design，而且要求主控侧bootloader有很好的calibration and adjustment功能，而且pcb prelayout后也要做好post-simulation。确保key signal不能derate太糟糕。

air-lover · 发表于 2013-6-19 20:24

DDR3跑不了高频，阻抗匹配是基础，但一般按规则LAYOUT，基本在它范围内，我遇到过DDR3死机问题，调了一周，与你基本一样，CPU初始化DDR模块前会配置一系列DDR时序参数，你可以向厂家要几组参数，调一下试试，如果都不行，再测时序吧。一步一步来，问题定位了，你就进一大步了

lxizj · 发表于 2013-7-1 21:22

这是全志的芯片吗？如果双面板的画，建议能有伴随地做为信号回流路径。

cj1888 · 发表于 2013-7-2 11:02

一般DDR跑多少频率比较合适？

deng078 · 发表于 2013-7-10 15:43

2层板做50欧，奇才

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