DDR2信号线长度关系

笨笨.单

    我的DDR2 667，在做等长时，Datasheet要求控制线/命令线/地址线与时钟线的长度误差在100mil以内，数据线与DQS线的长度误差控制在100mil以内，而数据线与时钟线的长度要求则没有提及，请问我该如何来设定这个值呢？不同的数据线组之间的等长又有何要求？另外我看有的芯片会要求CMD线要比时钟线短，而不能比时钟长，这样的情况适应于所有的DDR2吗？

lduyongliang

你把所有的线长度都调到100mil之内就好了，50之内更好。

笨笨.单

lduyongliang 发表于 2013-1-2 23:02
你把所有的线长度都调到100mil之内就好了，50之内更好。

8 {9 S. J" v: u差距太小，一是没有那么多空间，而是把有的原本短的信号线也加长，信号完整性和EMI，都会增加。所以，想在长度关系符合的前提下，控制在比较短的长度内

rx_78gp02a

既然芯片有规则说明，最好就按说明的来做，通用规则并不适用于所有的板子。对时序的要求当然是芯片制造商自己最清楚，虽然放大误差不一定不行。

willyeing

笨笨.单 发表于 2013-1-16 10:31
差距太小，一是没有那么多空间，而是把有的原本短的信号线也加长，信号完整性和EMI，都会增加。所以，想在 ...

ddr2 667，数据组200mil以内，地址控制组与时钟1000mil以内，数据选通与时钟在200mil以内保证没有问题

lduyongliang

笨笨.单 发表于 2013-1-16 10:31
+ X% j1 d& v) Z% R差距太小，一是没有那么多空间，而是把有的原本短的信号线也加长，信号完整性和EMI，都会增加。所以，想在 ...

7 m  V3 z7 W  g0 Oxi  jin  ya,  

笨笨.单

lduyongliang 发表于 2013-2-5 15:00
xi  jin  ya,

" y' ]7 \5 g/ p/ a% b& t亮亮

cousins

其实如果你做了时序仿真的话 会发现DDR3
  {6 D( l* y& x" M, Hclk最短
ADDR比CLK长300mil
8 k; \0 C$ w. V; u1 QDQS比CLK长200mil
+ x$ }6 Q% E% nDATA比DQS短100mil
1 {% a6 J  r6 G7 N4 R8 F$ W. r的情况下Tds Tdh MARGIN都会比较大
仅仅举例，这个rule不适用于所有的设计，毕竟IBIS中的package参数略有差异从而会造成skew的区别

eda-chen

cousins 发表于 2013-6-3 08:24
! J. Z% q* i( J其实如果你做了时序仿真的话 会发现DDR3
- ^7 i- ^  b3 O; _clk最短
2 i, j; M3 T3 s1 OADDR比CLK长300mil

% x% Q- z4 G9 y* k, q4 n! VDDR3里面DQS比CLK长200mil？？？呵呵，费解。。。。

cousins

eda-chen 发表于 2013-7-30 21:05
' Z; J9 A6 ~7 E- @* y! ~DDR3里面DQS比CLK长200mil？？？呵呵，费解。。。。

clk可以走最长 也可以走最短
最短的方式同样可以满足时序，你要让data先到receiver，可以先让strobe offset一个周期
6 U7 O! f7 G- Y& p; h* X长200mil相当于增加30ps正skew，在Tqh小于0.5ck的情况下 可以增加hold margin
但是最短的方式有利于改善XT
5 D- v$ c. v! I9 I! G& `
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